公开(公告)号：US07168017B2

公开(公告)日：2007-01-23

申请号：US10648086

申请日：2003-08-26

申请人： Sung-ryul Kim ,  Jong-bok Tcho ,  Woo-seop Jeong

发明人： Sung-ryul Kim ,  Jong-bok Tcho ,  Woo-seop Jeong

IPC分类号： G11C29/00

CPC分类号： G11C29/1201 ,  G11C7/1066 ,  G11C11/401 ,  G11C29/48

摘要： A memory device, such as a DDR SDRAM, may be provided in which subsets of data output circuits of the device can be selectively enabled to allow sets of data output pins to be connected in common in a testing configuration. In some embodiments, a memory device includes a plurality of data output circuits, respective ones of which are configured to receive data from respective internal data lines and respective ones of which are coupled to respective data input/output pins. The device further includes a data output control circuit operative to selectively enable subsets of the plurality of data output circuits to drive their respective corresponding data input/output pins responsive to an externally-applied control signal. The data output control circuit may be operative to selectively cause subsets of the plurality of data output circuits to present a high impedance at their respective corresponding data input/output pins. The invention may be embodied as devices and methods.

摘要翻译： 可以提供诸如DDR SDRAM的存储器件，其中可以选择性地启用器件的数据输出电路的子集，以允许在测试配置中将数据输出引脚的组合相互连接。 在一些实施例中，存储器装置包括多个数据输出电路，其中各个数据输出电路被配置为从相应的内部数据线接收数据，并且其中相应的数据输出电路被耦合到相应的数据输入/输出引脚。 该装置还包括数据输出控制电路，其可操作以响应于外部施加的控制信号选择性地使多个数据输出电路的子集驱动其相应的数据输入/输出引脚。 数据输出控制电路可以有效地选择性地使多个数据输出电路的子集在各自相应的数据输入/输出引脚上呈现高阻抗。 本发明可以体现为设备和方法。

公开(公告)号：US07054202B2

公开(公告)日：2006-05-30

申请号：US10792425

申请日：2004-03-03

申请人： Yun-sang Lee ,  Jung-bae Lee ,  One-gyun La ,  Sung-ryul Kim

发明人： Yun-sang Lee ,  Jung-bae Lee ,  One-gyun La ,  Sung-ryul Kim

IPC分类号： G11C16/04

CPC分类号： G11C7/1078 ,  G11C7/1027 ,  G11C2207/107

摘要： Integrated circuit memory devices include a memory cell array that is configured to write N data bits in parallel and a write data path that is configured to serially receive 2N data bits from an external terminal. The write data path includes 2N write data buffers that are configured to store the 2N data bits, 2N switches, and N data lines that are configured to connect at least N of the 2N switches to the memory cell array to write therein N data bits in parallel. A reduced number of local data lines and/or global data lines may be provided.

摘要翻译： 集成电路存储器件包括被配置为并行地写入N个数据位的存储器单元阵列和被配置为从外部端子串行地接收2N个数据位的写入数据路径。 写数据路径包括2N个写入数据缓冲器，其被配置为存储2N个数据位，2N个开关和N个数据线，其被配置为将2N个开关中的至少N个连接到存储单元阵列以在其中写入N个数据位 平行。 可以提供减少数量的本地数据线和/或全局数据线。

公开(公告)号：US08476633B2

公开(公告)日：2013-07-02

申请号：US12560652

申请日：2009-09-16

申请人： Hyeong-Suk Yoo ,  Ho-Jun Lee ,  Sung-ryul Kim ,  O-Sung Seo ,  Hong-Kee Chin

发明人： Hyeong-Suk Yoo ,  Ho-Jun Lee ,  Sung-ryul Kim ,  O-Sung Seo ,  Hong-Kee Chin

IPC分类号： H01L29/786

CPC分类号： H01L27/1288 ,  H01L27/1214 ,  H01L27/124 ,  H01L27/1248

摘要： A method of manufacturing a thin film transistor capable of simplifying a substrate structure and a manufacturing process is disclosed. The method of manufacturing a thin film transistor array substrate comprising a three mask process. The 3 mask process comprising, forming a gate pattern on a substrate, forming a gate insulating film on the substrate, forming a source/drain pattern and a semiconductor pattern on the substrate, forming a first, second, and third passivation film successively on the substrate. Over the above multi-layers of the passivation film forming a first photoresist pattern comprising a first portion formed on part of the drain electrode and on the pixel region, and a second portion wherein, the second portion thicker than the first portion, and then patterning the third passivation film using the first photoresist pattern, forming a second photoresist pattern by removing the first portion of the first photoresist pattern, forming a transparent electrode film on the substrate, removing the second photoresist pattern and the transparent electrode film disposed on the second photoresist pattern; and forming a transparent electrode pattern on the second passivation layer.

摘要翻译： 公开了一种能够简化衬底结构和制造工艺的制造薄膜晶体管的方法。 制造包括三掩模工艺的薄膜晶体管阵列基板的方法。 3掩模工艺包括：在衬底上形成栅极图案，在衬底上形成栅极绝缘膜，在衬底上形成源极/漏极图案和半导体图案，在第一，第二和第三钝化膜上依次形成第一，第二和第三钝化膜 基质。 在上述多层钝化膜上形成第一光致抗蚀剂图案，该第一光致抗蚀剂图案包括形成在漏电极的一部分上和在像素区域上的第一部分，以及第二部分，其中第二部分比第一部分厚， 使用第一光致抗蚀剂图案的第三钝化膜，通过去除第一光致抗蚀剂图案的第一部分形成第二光致抗蚀剂图案，在基板上形成透明电极膜，去除第二光致抗蚀剂图案和设置在第二光致抗蚀剂上的透明电极膜 模式; 以及在所述第二钝化层上形成透明电极图案。