公开(公告)号：US20090171606A1

公开(公告)日：2009-07-02

申请号：US11968132

申请日：2007-12-31

申请人： Takahiro Murata ,  Kedar Dongre ,  Yiqing Zhou ,  Mark Armstrong

发明人： Takahiro Murata ,  Kedar Dongre ,  Yiqing Zhou ,  Mark Armstrong

IPC分类号： G06F19/00 ,  G01R31/26

CPC分类号： G01R31/2894 ,  G01R31/2601 ,  G05B2219/31318 ,  G05B2219/37224 ,  H01L22/14

摘要： A software architecture, design and implementation that enables efficient transistor performance analysis across multiple levels of parameter granularity with interactive drill-down, drill-across capability, for use during semiconductor technology development. The software may include several features, such as highly modular, robust architecture to enable analysis across the multiple granularity of transistor performance data, i.e., per die, material group, and aggregate, GUI-based template configuration to specify the analysis across the multiple levels in a uniform set of operations, subsystems to execute the template specified with the GUI, integration of pass-fail analysis analytics, interactive drill-down on particular data points of user interest in automatically generated charts, and drill-across capability allowing linking of data points highlighted on a single chart to those that are correlated in all other charts. Other embodiments are described.

摘要翻译： 一种软件架构，设计和实现，可通过交互式深入钻取功能实现多级参数粒度的高效晶体管性能分析，以便在半导体技术开发过程中使用。 该软件可以包括几个特征，例如高度模块化，稳健的架构，以实现跨晶体管性能数据的多个粒度分析，即每个芯片，材料组和聚合，基于GUI的模板配置，以指定跨多层次的分析 在统一的操作集合中，执行使用GUI指定的模板的子系统，整合失败分析分析，对用户对自动生成的图表感兴趣的特定数据点的交互式深度挖掘以及允许连接数据的钻取功能 在单个图表上突出显示的点与在所有其他图表中相关的点。 描述其他实施例。

公开(公告)号：US20080082663A1

公开(公告)日：2008-04-03

申请号：US11529676

申请日：2006-09-28

申请人： Chandra Mouli ,  Kedar Dongre

发明人： Chandra Mouli ,  Kedar Dongre

IPC分类号： G06F15/173

CPC分类号： G06Q10/06 ,  G06Q50/04 ,  Y02P90/30

摘要： Embodiment of techniques to manage tools that process data to describe a physical layout of a circuit are presented herein.

摘要翻译： 本文给出了管理处理数据以描述电路的物理布局的工具的技术的实施例。

公开(公告)号：US07685266B2

公开(公告)日：2010-03-23

申请号：US11529676

申请日：2006-09-28

申请人： Chandra Mouli ,  Kedar Dongre

发明人： Chandra Mouli ,  Kedar Dongre

IPC分类号： G06F15/173 ,  G06F17/50 ,  G03F1/00

CPC分类号： G06Q10/06 ,  G06Q50/04 ,  Y02P90/30

摘要： Presented herein are embodiments of techniques to manage a plurality of tape-out tools each executing on a plurality of computing devices. The tape-out tools designed to process circuit design data to physical mask data which describes the physical layout of a circuit. The techniques including management of resources used by a tape-out tool and real-time feedback from a tape-out tool.

摘要翻译： 这里呈现的是用于管理在多个计算设备上执行的多个排出工具的技术的实施例。 用于将电路设计数据处理到描述电路的物理布局的物理掩模数据的磁带输出工具。 这些技术包括管理由磁带输出工具使用的资源以及来自磁带输出工具的实时反馈。

公开(公告)号：US20090241075A1

公开(公告)日：2009-09-24

申请号：US12053852

申请日：2008-03-24

申请人： Shahriar Ahmed ,  Kedar Dongre ,  Jeffrey C. Hunter ,  Rott Pavel ,  Vincent Rayappa ,  Joseph Yip

发明人： Shahriar Ahmed ,  Kedar Dongre ,  Jeffrey C. Hunter ,  Rott Pavel ,  Vincent Rayappa ,  Joseph Yip

IPC分类号： G06F17/50

CPC分类号： G06F17/5045 ,  G06F2217/12 ,  G06F2217/14 ,  Y02P90/265

摘要： Embodiments of an IC design system for test row/structure layout design are described in this application. The design system may include a test chip complier database, a test chip complier engine (TCCE), and a user interface module. The TCCE may be configured to communicate with at least the test chip compiler database and the user interface module, and configured to allow a user to automatically generate a test chip layout by providing an integrated circuit design system. With the system, a user can automatically generate a design by specifying the test row or test structure layout requirements for the design using sets of predefined templates, changing design template parameters using a table driven input format, scheduling generation of the design on a preferred layout design tool, visually inspecting the generated design for errors, and/or applying version controls to the generated design. Other embodiments are described.

摘要翻译： 在本申请中描述了用于测试行/结构布局设计的IC设计系统的实施例。 该设计系统可以包括测试芯片编码器数据库，测试芯片编译器引擎（TCCE）和用户接口模块。 TCCE可以被配置为与至少测试芯片编译器数据库和用户界面模块通信，并且被配置为允许用户通过提供集成电路设计系统来自动生成测试芯片布局。 使用该系统，用户可以通过使用预定义模板集来指定设计的测试行或测试结构布局要求来自动生成设计，使用表驱动的输入格式更改设计模板参数，在优选布局上调度生成设计 设计工具，目视检查生成的设计错误，和/或对生成的设计应用版本控制。 描述其他实施例。