公开(公告)号：US20090077429A1

公开(公告)日：2009-03-19

申请号：US12230769

申请日：2008-09-04

申请人： Yong-Tae Yim ,  Sung-Kue Jo

发明人： Yong-Tae Yim ,  Sung-Kue Jo

IPC分类号： G06F12/02 ,  G06F11/00

CPC分类号： G06F11/1658 ,  G06F3/0616 ,  G06F3/0619 ,  G06F11/1072 ,  G06F12/0246 ,  G06F2212/1032 ,  G06F2212/7211 ,  G11C16/349 ,  G11C16/3495

摘要： Provided is a memory system and wear-leveling method. A memory system includes a flash memory device and a memory controller. The flash memory device includes a plurality of memory blocks, each including a plurality of memory cells. The memory controller is configured to control the flash memory device based on erase event information and error checking and correction (ECC) event information of each of the memory blocks such that use of the memory blocks is distributed more uniformly.

摘要翻译： 提供了一种记忆系统和磨损均衡方法。 存储器系统包括闪存器件和存储器控制器。 闪速存储器件包括多个存储块，每个存储块包括多个存储单元。 存储器控制器被配置为基于每个存储器块的擦除事件信息和错误检查和校正（ECC）事件信息来控制闪速存储器件，使得存储块的使用更均匀地分布。

公开(公告)号：US08069389B2

公开(公告)日：2011-11-29

申请号：US11776727

申请日：2007-07-12

申请人： Yong-Tae Yim ,  Yun-Ho Choi

发明人： Yong-Tae Yim ,  Yun-Ho Choi

IPC分类号： H03M13/00

CPC分类号： G11C7/1006 ,  G06F11/1008 ,  G11C2029/0411 ,  G11C2207/104

摘要： An error correction circuit, an error correction method, and a semiconductor memory device including the error correction circuit are provided. The error correction circuit includes a partial syndrome generator, first and second error position detectors, a coefficient calculator, and a determiner. The partial syndrome generator calculates at least two partial syndromes using coded data. The first error position detector calculates a first error position using a part of the partial syndromes. The coefficient calculator calculates coefficients of an error position equation using the at least two partial syndromes. The determiner determines an error type based on the coefficients. The second error position detector optionally calculates a second error position based on the error type. The semiconductor memory device includes the error correction circuit, an error checking and correcting (ECC) encoder generating syndrome data based on information data and generating the coded data by combining the syndrome data with information data, and a memory core storing the coded data. Multi-bit ECC performance is maintained and ECC for a predetermined (1 or 2) or less number of error bits is quickly performed.

摘要翻译： 提供了纠错电路，误差校正方法以及包括误差校正电路的半导体存储器件。 误差校正电路包括部分校正子发生器，第一和第二误差位置检测器，系数计算器和确定器。 部分综合征发生器使用编码数据计算至少两个部分综合征。 第一误差位置检测器使用部分综合征的一部分来计算第一误差位置。 系数计算器使用至少两个部分综合征计算误差位置方程的系数。 确定器基于系数确定错误类型。 第二错误位置检测器可选地基于错误类型计算第二错误位置。 半导体存储器件包括误差校正电路，错误校正和校正（ECC）编码器，其基于信息数据产生校正子数据，并通过将校正子数据与信息数据组合并产生编码数据，以及存储编码数据的存储器核心。 维持多比特ECC性能，并且快速执行用于预定（1或2）或更少数目的错误比特的ECC。

公开(公告)号：US09251015B2

公开(公告)日：2016-02-02

申请号：US14273901

申请日：2014-05-09

申请人： Yong-Tae Yim ,  Sung-Kue Jo

发明人： Yong-Tae Yim ,  Sung-Kue Jo

IPC分类号： G06F11/16 ,  G11C16/34 ,  G06F12/02 ,  G06F3/06

CPC分类号： G06F11/1658 ,  G06F3/0616 ,  G06F3/0619 ,  G06F11/1072 ,  G06F12/0246 ,  G06F2212/1032 ,  G06F2212/7211 ,  G11C16/349 ,  G11C16/3495

摘要： Provided is a memory system and wear-leveling method. A memory system includes a flash memory device and a memory controller. The flash memory device includes a plurality of memory blocks, each including a plurality of memory cells. The memory controller is configured to control the flash memory device based on erase event information and error checking and correction (ECC) event information of each of the memory blocks such that use of the memory blocks is distributed more uniformly.

摘要翻译： 提供了一种记忆系统和磨损均衡方法。 存储器系统包括闪存器件和存储器控制器。 闪速存储器件包括多个存储块，每个存储块包括多个存储单元。 存储器控制器被配置为基于每个存储器块的擦除事件信息和错误检查和校正（ECC）事件信息来控制闪速存储器件，使得存储块的使用更均匀地分布。

公开(公告)号：US09229805B2

公开(公告)日：2016-01-05

申请号：US12230769

申请日：2008-09-04

申请人： Yong-Tae Yim ,  Sung-Kue Jo

发明人： Yong-Tae Yim ,  Sung-Kue Jo

IPC分类号： G11C29/04 ,  G06F11/10 ,  G11C16/34 ,  G06F12/02

CPC分类号： G06F11/1658 ,  G06F3/0616 ,  G06F3/0619 ,  G06F11/1072 ,  G06F12/0246 ,  G06F2212/1032 ,  G06F2212/7211 ,  G11C16/349 ,  G11C16/3495

摘要： Provided is a memory system and wear-leveling method. A memory system includes a flash memory device and a memory controller. The flash memory device includes a plurality of memory blocks, each including a plurality of memory cells. The memory controller is configured to control the flash memory device based on erase event information and error checking and correction (ECC) event information of each of the memory blocks such that use of the memory blocks is distributed more uniformly.

摘要翻译： 提供了一种记忆系统和磨损均衡方法。 存储器系统包括闪存器件和存储器控制器。 闪速存储器件包括多个存储块，每个存储块包括多个存储单元。 存储器控制器被配置为基于每个存储器块的擦除事件信息和错误检查和校正（ECC）事件信息来控制闪速存储器件，使得存储块的使用更均匀地分布。

公开(公告)号：US08898543B2

公开(公告)日：2014-11-25

申请号：US12190855

申请日：2008-08-13

申请人： Sung-Kyu Jo ,  Yong-Tae Yim

发明人： Sung-Kyu Jo ,  Yong-Tae Yim

IPC分类号： G06F11/00 ,  G06F11/10 ,  G11C16/04 ,  H03M13/35 ,  H03M13/00 ,  G11C11/56 ,  H03M13/09 ,  H03M13/13 ,  G11C29/00

CPC分类号： H03M13/356 ,  G06F11/1072 ,  G11C11/5628 ,  G11C11/5642 ,  G11C16/0483 ,  G11C29/00 ,  G11C2211/5641 ,  H03M13/098 ,  H03M13/13 ,  H03M13/6306

摘要： Disclosed are program and read methods for a nonvolatile memory system, including determining to program first data in which one of fast and normal modes; providing the first data with an error code generated by a multi-bit ECC engine, in the fast mode, and generating second data; programming the second data in a cell array by a program voltage having a second start level higher than a first start level; and reading the second data from the cell array, the second data being output after processed by the multi-bit ECC engine that detects and corrects an error from the second data.

摘要翻译： 公开了一种用于非易失性存储器系统的程序和读取方法，包括：确定编程快速和正常模式之一的第一数据; 在快速模式下向第一数据提供由多位ECC引擎产生的错误代码，并产生第二数据; 通过具有高于第一开始电平的第二起始电平的编程电压对单元阵列中的第二数据进行编程; 以及从所述单元阵列读取所述第二数据，所述第二数据在由所述多位ECC引擎处理之后输出，所述多位ECC引擎检测并修正来自所述第二数据的错误。

公开(公告)号：US08091010B2

公开(公告)日：2012-01-03

申请号：US11834844

申请日：2007-08-07

申请人： Yong-Tae Yim

发明人： Yong-Tae Yim

IPC分类号： G06F11/10

CPC分类号： G06F11/1008 ,  G11C2029/0411 ,  H03M13/15 ,  H03M13/3707 ,  H03M13/3715

摘要： An error correction circuit and method for reducing a miscorrection probability and a semiconductor memory device including the circuit are provided. The error correction circuit includes an error check and correction (ECC) encoder and an ECC decoder. The ECC encoder generates syndrome data enabling h-bit error correction based on information data and a generator polynomial, where “h” is 2 or an integer greater than 2. The ECC decoder may operate in a single mode for detecting an error position with respect to a maximum of (h−j) bits in the information data based on encoded data including the information and the syndrome data, where “j” is 1 or an integer greater than 1. Alternatively, the ECC decoder may operate in a first operation mode for detecting an error position with respect to a maximum of “h” bits in the information data or in a second operation mode for detecting an error position with respect to a maximum of (h−j) bits in the information data based on encoded data including the information and the syndrome data. Accordingly, the miscorrection probability is reduced, and therefore, data reliability is increased.

摘要翻译： 提供了一种用于降低误差概率的纠错电路和方法以及包括该电路的半导体存储器件。 误差校正电路包括纠错（ECC）编码器和ECC解码器。 ECC编码器基于信息数据和生成多项式生成校正子数据，其中“h”为2或大于2的整数。ECC解码器可以以单个模式操作，以相对于 基于包括信息和校正子数据的编码数据在信息数据中的最大（h-j）比特，其中“j”是1或大于1的整数。或者，ECC解码器可以在第一操作 用于检测关于信息数据中的最大“h”位的错误位置的模式，或者用于基于编码的信息数据中相对于信息数据中的最大（h-j）位检测错误位置的第二操作模式 包括信息和综合征数据的数据。 因此，误差概率降低，因此数据可靠性增加。