公开(公告)号：US5692133A

公开(公告)日：1997-11-25

申请号：US454165

申请日：1995-07-20

申请人： Michael Abert ,  Siegfried Block ,  Johannes Bozenhardt ,  Franz Leigsnering ,  Werner Pfatteicher ,  Franz-Clemens Schewe

发明人： Michael Abert ,  Siegfried Block ,  Johannes Bozenhardt ,  Franz Leigsnering ,  Werner Pfatteicher ,  Franz-Clemens Schewe

IPC分类号： G06F13/362 ,  G05B19/042 ,  G05B19/05 ,  G06F13/36 ,  G06F13/374 ,  G06F13/40 ,  G06F13/00

CPC分类号： G06F13/374 ,  G05B19/0423 ,  G05B19/054 ,  G05B2219/21049 ,  G05B2219/21051 ,  G05B2219/21052 ,  G05B2219/21071 ,  G05B2219/25259

摘要： The invention relates to an arrangement for running a system bus in a device such as a programmable controller. The arrangement includes a number of card slots interconnected via a system bus with data and control lines, and via address lines. A number of functional units may be plugged into the card slots. One or more of the functional units may be adapted for read and/or write access (e.g., a CPU component), and each functional unit so-configured includes an arbiter capable of managing the system bus. At system startup, one of the arbiters is activated to manage the system bus while the other arbiters remain passive. The functional units may advantageously be plugged into any of the card slots; that is, there is no need to have a particular card slot dedicated to running the system bus.

摘要翻译： PCT No.PCT / DE93 / 01185 Sec。 371日期1995年7月20日 102（e）日期1995年7月20日PCT 1993年12月10日PCT PCT。 公开号WO94 / 14120 PCT 日期1994年6月23日本发明涉及一种用于在诸如可编程控制器的设备中运行系统总线的布置。 该装置包括通过系统总线与数据和控制线以及经由地址线互连的若干卡槽。 许多功能单元可以插入到卡插槽中。 一个或多个功能单元可以适于读取和/或写入访问（例如，CPU组件），并且所配置的每个功能单元包括能够管理系统总线的仲裁器。 在系统启动时，其中一个仲裁器被激活以管理系统总线，而其他仲裁器保持被动。 功能单元可以有利地插入任何卡槽中; 也就是说，不需要专门用于运行系统总线的特定卡槽。

公开(公告)号：US5812880A

公开(公告)日：1998-09-22

申请号：US613252

申请日：1996-03-08

申请人： Yoshinori Goto ,  Koji Onishi

发明人： Yoshinori Goto ,  Koji Onishi

IPC分类号： F02D45/00 ,  G05B19/042 ,  G05B19/05 ,  G06F13/20 ,  G06F13/36 ,  G06F15/16

CPC分类号： G05B19/0421 ,  G05B2219/21097 ,  G05B2219/2214 ,  G05B2219/25259

摘要： A first CPU and a second CPU form a multi-CPU system which distributes processes related to data input-output and computation. Input-output devices such as an A/D converter and the like are connected to the first CPU through a bus. First and second serial communication circuits stand between the second CPU and the input-output devices of the A/D converter and the like to transmit and receive access demands from the second CPU to the input-output devices of the A/D converter and the like, and the demanded data. Also, the communication arbitration circuit stands between the first serial communication circuit and the first CPU to arbitrate access operations of the first CPU and of the second CPU to the input-output devices of the A/D controller and the like so that these access operations do not overlap.

摘要翻译： 第一个CPU和第二个CPU组成一个多CPU系统，分配与数据输入输出和计算相关的进程。 诸如A / D转换器等的输入输出设备通过总线连接到第一CPU。 第一和第二串行通信电路位于第二CPU和A / D转换器等的输入输出装置之间，以从第二CPU向A / D转换器的输入输出装置发送和接收访问需求，并且 喜欢和要求的数据。 此外，通信仲裁电路位于第一串行通信电路和第一CPU之间，以将第一CPU和第二CPU的访问操作仲裁为A / D控制器等的输入 - 输出设备，使得这些访问操作 不重叠。

公开(公告)号：US5754780A

公开(公告)日：1998-05-19

申请号：US374817

申请日：1995-01-19

申请人： Teruo Asakawa ,  Akiyoshi Shoujima ,  Shigeru Ishizawa

发明人： Teruo Asakawa ,  Akiyoshi Shoujima ,  Shigeru Ishizawa

IPC分类号： G05B15/02 ,  G05B19/042 ,  G06F15/80 ,  G05B15/00

CPC分类号： G05B19/0421 ,  G05B15/02 ,  G05B2219/25218 ,  G05B2219/25259

摘要： A communication method and apparatus for performing communication between a master device and a plurality of slave devices, prepares, in the master device, the address data of a destination and operation command data to be transmitted to the destination, serially transmits the address data and the operation command data to the plurality of slave devices via the communication path, and executes an operation in accordance with the operation command data in at least one of the slave devices which is designated by the address data. The above operations are all performed in one bus cycle of the master side controller.

摘要翻译： 一种用于在主设备和多个从设备之间执行通信的通信方法和设备，在主设备中准备要发送到目的地的目的地地址数据和操作命令数据，串行地发送地址数据和 经由通信路径向多个从设备发送操作命令数据，并且根据由地址数据指定的至少一个从设备中的操作命令数据执行操作。 上述操作都在主控制器的一个总线周期中执行。