公开(公告)号：WO0248845A3

公开(公告)日：2002-11-14

申请号：PCT/EP0114349

申请日：2001-12-06

Applicant: INFINEON TECHNOLOGIES AG ,  ELBE ASTRID ,  SEDLAK HOLGER ,  JANSSEN NORBERT

Inventor： ELBE ASTRID ,  SEDLAK HOLGER ,  JANSSEN NORBERT

IPC: G06F7/72 ,  G06F9/38 ,  G06F21/55 ,  G06F21/72 ,  G06F1/00

CPC classification number: G06F9/3891 ,  G06F7/72 ,  G06F7/723 ,  G06F9/3879 ,  G06F9/3885 ,  G06F21/72 ,  G06F21/755 ,  G06F2207/7266

Abstract: The invention relates to a cryptographic processor comprising a central processing unit and a coprocessor, said coprocessor having a large number of arithmetic subunits and a single control unit, which is coupled to each of the arithmetic subunits. The control unit divides a cryptographic operation among the individual subunits in the form of suboperations. The central processing unit, the large number of arithmetic subunits and the control unit are integrated into a single chip, said chip having a common power supply input for supplying the large number of arithmetic subunits and the control unit with current. The arrangement in series of different arithmetic subunits increases the throughput of the cryptographic processor and randomises the current profile, which can be detected at the power supply input, in such a way that it is impossible for an attacker to deduce the characters that are being processed in the individual arithmetic subunits.

Abstract translation: 密码处理器包括中央处理单元和协处理器，协处理器具有多个子阵列和耦合到多个子阵列中的每一个的单个控制器。 密码操作由控制单元以子操作的形式分配给各个子处理器。 中央处理单元，多个子阵列和控制单元集成在单个芯片上，该芯片具有用于为多个子阵列和控制单元供电的公共电源电流通路。 一方面，通过部分计算单元的并行布置来增加密码处理器的吞吐量。 但是，另一方面，在供电电流存取中可以检测到的当前配置文件也是随机的，这样攻击者就不能再推断单个部分计算中处理的数字。

公开(公告)号：WO2002067108A2

公开(公告)日：2002-08-29

申请号：PCT/EP2002/000719

申请日：2002-01-24

Applicant: INFINEON TECHNOLOGIES AG ,  ELBE, Astrid ,  SEDLAK, Holger ,  JANSSEN, Norbert ,  SEIFERT, Jean-Pierre

Inventor： ELBE, Astrid ,  SEDLAK, Holger ,  JANSSEN, Norbert ,  SEIFERT, Jean-Pierre

IPC: G06F7/72

CPC classification number: G06F7/722 ,  G06F7/724

Abstract: Verfahren und Vorrichtung zum modularen Multiplizieren und Rechenwerk zum modularen Multiplizieren Bei einem Verfahren zum modularen Multiplizieren eines Multi-plikanden (C) mit einem Multiplikator (M) unter Verwendung eines Moduls (N), wobei der Multiplikand, der Multiplikator und der Modul Polynome einer Variablen sind, wird ein Multi-plikations-Vorausschau-Verfahren (210), um einen Multiplika-tions-Verschiebungswert (sZ) zu erhalten, ausgeführt. Ein Zwischenergebnis-Polynom (Z) wird um die Anzahl von Stellen des Multiplikations-Verschiebungs-Werts (sZ) nach links ver-schoben (214), um ein verschobenes Zwischenergebnis-Polynom (Z') zu erhalten. Darüber hinaus wird ein Reduktions-Vorausschau-Verfahren (212), um einen Reduktions-Verschiebungswert (sN) zu erhalten, ausgeführt, wobei der Re-duktions-Verschiebungswert gleich der Differenz des Grads des verschobenen Zwischenergebnis-Polynoms (Z') und des Grads des Modul-Polynoms (N) ist. Hierauf wird das Modul-Polynom um ei-ne Anzahl von Stellen gleich dem Reduktions-Verschiebungswert verschoben (216), um ein verschobenes Modul-Polynom zu erhal-ten. In einer Drei-Operanden-Addition (218) werden das ver-schobene Zwischenergebnis-Polynom (Z') und der Multiplikand (C) summiert, und das verschobene Modul-Polynom (N') wird subtrahiert, um ein aktualisiertes Zwischenergebnis-Polynom (Z) zu erhalten. Durch iteratives Ausführen (226) der vorste-henden Schritte wird die modulare Multiplikation nach und nach abgearbeitet, bis sämtliche Potenzen des Multiplikator-Polynoms verarbeitet sind. Durch eine Übertrag-Abschalt-Funktion ist es möglich, sowohl eine Z/NZ-Arithmetik als auch eine GF(2n)-Arithmetik auf einem einzigen Langzahl-Rechenwerk auszuführen.

Abstract translation: 由乘法器使用模数（N），变量的被乘数，乘数和模量多项式（M）的方法和用于模乘和算术单元，用于模块化乘以用于多plikanden（C）的模乘的方法装置 是，是一种多plikations先行方法（210），以获得一个乘法器 - 蒸发散移位值（一个或多个Z）被执行。 中间结果多项式（Z）（SZ），得到的乘法移位值的位数向左VER-插入（214），一个移位的中间结果多项式（Z“）。 此外，为了获得一个还原位移值（S N）的减小先行方法（212）被执行，其中，所述还原移位值等于所述移位的中间结果多项式（Z“）的程度的差和度 是模多项式（N）。 然后，模块多项式等于通过的位置处的还原位移值（216）到第保护者-移位模数多项式EI-NE号码移位。 在三操作数加法（218）移位的中间结果多项式（Z“）是和所述被乘数（C）被相加，和该移模数多项式（N”）减去更新的中间结果多项式（ 以获得Z）。 通过迭代地执行（226）所述vorste-Henden步骤被处理的模乘逐渐直到乘法器多项式的所有权力被处理。 由进位关控制功能，因此能够同时执行Z / NZ算术以及一个GF（2 n）的算术单长数算术逻辑单元上。

公开(公告)号：WO2004077196A3

公开(公告)日：2004-09-10

申请号：PCT/EP2004/001874

申请日：2004-02-25

Applicant: INFINEON TECHNOLOGIES AG ,  ELBE, Astrid ,  JANSSEN, Norbert ,  SEDLAK, Holger

Inventor： ELBE, Astrid ,  JANSSEN, Norbert ,  SEDLAK, Holger

IPC: G06F7/50

Abstract: Ein Addierer zum Addieren von Bits von zumindest drei Eingangsoperanden, um zumindest zwei Ausgabebits zu erhalten, umfaßt neben einer Eingangsstufe (10) eine Mehrzahl von Schaltstufen (12a, 12b, 12c) und jeder Schalstufe nachgeordnet eine Ausgabestufe (14a, 14b, 14c). In einem Datenmodus sind die Schaltstufen betreibbar, um entweder ein Bit oder ein invertiertes Bit an einem Ausgang (18a, 18b, 18c) zu der Ausgabestufe zu liefern, die der entsprechenden Schaltstufe nachgeordnet ist. Die Ausgabestufe ändert dann auf der Basis des von der entsprechenden Schaltstufe erhaltenen Bits ein Ausgabebit gegenüber dem vorausgehenden Vorbereitungsmodus und ergänzt das komplementäre Bit aus dem vorausgehenden Vorbereitungsmodus. Die Addiererschaltung ist flächeneffizient, da sie ohne komplette Dual-Rail-Logik auskommt und dennoch sicher gegen kryptographische Attacken ist.

公开(公告)号：WO2004031938A3

公开(公告)日：2004-07-01

申请号：PCT/EP0310596

申请日：2003-09-23

Applicant: INFINEON TECHNOLOGIES AG ,  ELBE ASTRID ,  JANSSEN NORBERT ,  SEDLAK HOLGER

Inventor： ELBE ASTRID ,  JANSSEN NORBERT ,  SEDLAK HOLGER

IPC: G06F7/38 ,  G06F7/50 ,  G06F7/509 ,  G06F7/72

CPC classification number: G06F7/509 ,  G06F7/503 ,  G06F7/72 ,  G06F2207/3872 ,  G06F2207/7266 ,  H04L9/003 ,  H04L9/30 ,  H04L2209/12

Abstract: The invention relates to a device for converting a dual rail input having two effective operand bits and two auxiliary operand bits into a one-hot coded output with three output operands. The device comprises a control device for operating said device in data mode and for operating the device in a preparation mode following said data mode. The device also comprises a logic circuit for combining the two effective operand bits and the two auxiliary operand bits so that two of the three output operands have a value differing from that of the third output operand in the data mode. The device is further configured in such a way as to bring all three output operands to the same value in the preparation mode. The conversion device can be used preferably in a three operand adder as interface between a dual-rail three bit half-adder and a sum-carry stage of a two-bit complete adder in order to achieve the same reliability as in three operand adder fully configured in dual-rail technology despite the fact that the two-bit complete adder is configured in single-rail technology.

Abstract translation: 用于将包括两个有用操作数位和两个辅助双轨输入到具有三个输出操作数的一热编码输出的装置包括控制装置用于在数据模式下操作的装置和用于在准备模式下操作的装置中， 遵循数据模式。 该装置还包括一个逻辑电路，用于组合所述两个有用的操作数位和两个辅助，使得在数据模式中，三个输出操作数的两个输出操作数具有比第三输出操作数以外的值，并且其中所述装置还被配置为在准备模式中，三个输出操作数 带来相同的价值。 该转换器装置中，优选在三操作数加法器，以便尽管两个位全加器的执行中使用作为双轨三比特半加器和一个二位的全加法器的总和进位级之间的界面 在单轨技术中达到与双轨技术中三操作数加法器的完整版本相同的安全等级。

公开(公告)号：WO03081367A3

公开(公告)日：2004-04-01

申请号：PCT/EP0302755

申请日：2003-03-17

Applicant: INFINEON TECHNOLOGIES AG ,  ELBE ASTRID ,  FISCHER WIELAND ,  JANSSEN NORBERT ,  ROEMER TANJA ,  SEDLAK HOLGER ,  SEIFERT JEAN-PIERRE

Inventor： ELBE ASTRID ,  FISCHER WIELAND ,  JANSSEN NORBERT ,  ROEMER TANJA ,  SEDLAK HOLGER ,  SEIFERT JEAN-PIERRE

IPC: G11C7/22 ,  G11C11/41 ,  G11C7/24

CPC classification number: G11C7/22 ,  G11C2207/007 ,  G11C2207/2227

Abstract: The invention relates to a register cell which comprises a first input (10) for a data unit to be written into said register cell. The register cell further comprises a second input (12) for a negated data unit to be written into the register cell. A first pair (14) of cross-coupled inverters (14a, 14b) can be coupled with the first input (10) as the first memory circuit. A second pair of cross-coupled inverters (16a, 16b) can be coupled with the second input (12) as the second memory circuit. The use of two cross-coupled pairs of inverters allows to initialize (30) the first input (10) and the second input (12) of the register either at a high voltage status (precharge) or at a low voltage status (discharge) in such a manner as to render the power consumption of the register cell from one cycle to the next more uniform.

Abstract translation: 甲寄存器单元包括用于第一输入（10），要被写入到所述寄存器单元中的数据单元。 寄存器单元进一步包括用于第二输入（12），要被写入到所述寄存器单元否定数据单元。 到第一输入端（10）是相对地einerstes耦合的反相器对（14）（14A，14B）alserste存储器电路耦合。 带相反耦合的反相器的第二输入端（12）Istein第二对（16A，16B），其耦合到所述第二存储器电路。 使用两个相对连接对反相器的同时允许所述第一输入端（10）作为第二输入和（12）的寄存器或者在高电压状态（预充电）的或低电压状态（放电）来初始化（30），以这样的方式 寄存器单元的所述功率消耗通过一个工作循环到下均质化。

公开(公告)号：WO03104975A2

公开(公告)日：2003-12-18

申请号：PCT/EP0305642

申请日：2003-05-28

Applicant: INFINEON TECHNOLOGIES AG ,  ELBE ASTRID ,  FISCHER WIELAND ,  JANSSEN NORBERT ,  SEDLAK HOLGER ,  SEIFERT JEAN-PIERRE

Inventor： ELBE ASTRID ,  FISCHER WIELAND ,  JANSSEN NORBERT ,  SEDLAK HOLGER ,  SEIFERT JEAN-PIERRE

IPC: G06F9/302 ,  G06F9/308

CPC classification number: G06F9/3001 ,  G06F9/30018

Abstract: Disclosed is a processor comprising a source register (10) with a content, a destination register (12), an arithmetic unit (14) doing a calculation by using the content of the source register, said calculation being done in several cycles and only a portion of the content of the source register being usable in each cycle, a data bus (18) which is connected to the source register (10), the destination register (12), and the arithmetic unit (14), and a processor control unit which is operable so as to feed the content of the source register in portions to the arithmetic unit and the destination register via the data bus during the calculation process such that the content of the source register is written in the destination register once the calculation is done. The inventive processor makes it possible to copy a register for long operands that are to be processed portion by portion from a source register to a destination register via a limited data bus without using any additional machine cycles.

Abstract translation: 一种处理器，包括具有源寄存器内容的源寄存器（10），用于使用所述源寄存器的内容执行计算，其中，所述计算可以以若干个计算周期中的每个周期仅一部分来执行，并且其特征在于，目的地寄存器（12），运算单元（14） 使用源寄存器的内容，其被连接到源寄存器（10）的数据总线（18），目的地寄存器（12）和所述算术单元（14），以及处理器控制。 处理器的控制是用于通过数据总线部分的源寄存器的内容到计算单元上，一方面与目标寄存器在另一方面的计算过程中提供，从而根据所述源寄存器的内容到目的寄存器的计算的实施方式写入。 这使得有可能实现从源寄存器的寄存器复制到目的地寄存器，用于在有限的总线而无需额外的机器周期为要被处理的操作数长的部分。

公开(公告)号：WO2003102786A3

公开(公告)日：2003-12-11

申请号：PCT/EP2003/005641

申请日：2003-05-28

Applicant: INFINEON TECHNOLOGIES AG ,  ELBE, Astrid ,  JANSSEN, Norbert ,  SEDLAK, Holger

Inventor： ELBE, Astrid ,  JANSSEN, Norbert ,  SEDLAK, Holger

IPC: G06F13/40

Abstract: Eine Datenverarbeitungsschaltung umfaßt einen Single-Rail-Bus (10) mit einer Single-Rail-Leitung (12), einen Dual-Rail-Bus (14) mit einer ersten Dual-Rail-Leitung (14a) für Datenbits und einer zweiten Dual-Rail-Leitung (14b) für invertierte Datenbits sowie eine Umsetzungseinrichtung (16) zum Überführen von Signalen auf dem Single-Rail-Bus in Signale auf dem Dual-Rail-Bus und umgekehrt. Durch Einsetzen sowohl der Single-Rail-Technik als auch der Dual-Rail-Technik mit Precharge oder Pre-Discharge oder ohne Precharge in einer Datenverarbeitungsschaltung wird ein optimaler Kompromiß zwischen Sicherheit einerseits und Chipflächenverbrauch und Leistungsverbrauch andererseits erreicht, indem Bereiche, in denen sicherheitskritische Daten verarbeitet werden, in Dual-Rail-Technik ausgeführt werden, während Bereiche, in denen weniger sicherheitskritische Daten verarbeitet werden, in Single-Rail-Technik ausgeführt werden, und wobei Schnittstellen zwischen diesen Bereichen mit einer Umsetzungseinrichtung versehen werden.

公开(公告)号：WO2003085518A3

公开(公告)日：2003-10-16

申请号：PCT/EP2003/003608

申请日：2003-04-07

Applicant: INFINEON TECHNOLOGIES AG ,  ELBE, Astrid ,  FISCHER, Wieland ,  JANSSEN, Norbert ,  SEDLAK, Holger

Inventor： ELBE, Astrid ,  FISCHER, Wieland ,  JANSSEN, Norbert ,  SEDLAK, Holger

IPC: G06F9/302

Abstract: Ein Rechenwerk umfaßt einen ersten Rechenwerksblock (10), einen zweiten Rechenwerksblock (12),eine Steuereinrichtung (16) und eine Verbindungseinrichtung, die Verbindungsleitungen aufweist, wobei für jede Elementarzelle gleicher Wertigkeit im ersten Rechenwerksblock (10) und im zweiten Rechenwerksblock (12) eine eigene Verbindungseinleitung (14a, 14b, 14c) vorgesehen ist, um einen schnellen Registeraustausch mittels der Steuereinrichtungen (16) der parallel arbeitenden Rechenwerks-blöcke zu erreichen.

公开(公告)号：WO2003085499A1

公开(公告)日：2003-10-16

申请号：PCT/EP2003/003402

申请日：2003-04-01

Applicant: INFINEON TECHNOLOGIES AG ,  ELBE, Astrid ,  JANSSEN, Norbert ,  SEDLAK, Holger ,  SEIFERT, Jean-Pierre

Inventor： ELBE, Astrid ,  JANSSEN, Norbert ,  SEDLAK, Holger ,  SEIFERT, Jean-Pierre

IPC: G06F1/08

CPC classification number: G06F7/5052

Abstract: Ein Rechenwerk umfaßt mehrere Addiererblöcke (10, 12, 14) mit Einzeladdierern, einen Taktgenerator (52) und eine Steuerein-richtung (50). Jedem Addiererblock ist eineÜbertrag-Durchlaufeinrichtung (26, 28, 30) zugeordnet, die bestimmt, ob ein Übertrag einenentsprechenden Addiererblock vollständig durchläuft. Wird bestimmt, daß ein Übertragkeinen Addiererblock durchläuft, so wird das Rechenwerk mit einer Taktperiode getaktet, die ausreichend ist, daß ein Übertrag einen Addiererblock nahezu vollständig durchlaufenkann und zumindest einen Teil eines vorausgehenden Addiererblocks durchlaufen kann. Wird bestimmt, daß ein Übertrag einen Addiererblock vollständig durchläuft, wird einPanik-Signal (260, 280, 300) erzeugt. Der Addierertakt wird verlangsamt, so daß die Takt-periode so groß ist, daß der Übertrag zusätzlich einen weite-ren Addiererblock vollständig durchlaufen kann. Erst im Falle von Panik-Signalen zweier benachbarter Addiererblöcke wird das Rechenwerk so stark verlangsamt, daß ein Übertrag von derniederstwertigen Stelle des Rechenwerks bis zur höchstwerti-gen Stelle des Rechenwerks laufen kann. Damit wird erreicht, daß die Blocklänge verkürzt wird, was in einemhöheren Normaltakt und bei Panik in einem nur leicht reduzierten Addierertakt resultiert.

Abstract translation: 一种算术单元，包括多个加法器块（10，12，14）配有Einzeladdierern，一个时钟发生器（52）和一个Steuerein方向（50）的。 每个加法器是进位通手段与该相关联的（26，28，30）确定的进位是否通过相应的加法器块完全通过。 确定进位没有经过加法器块，所述运算单元被计时的时钟周期，其足以穿过罐的加法器的进位几乎完全和至少能够通过前一加法器的一部分。 确定进位通过加法器块完全通过，是产生einPanik信号（300 260，280，）。 所述Addierertakt减小，使得时钟周期是如此之大，转印也可以完全通过宽仁加法器。 仅在两个相邻的加法器块的恐慌信号的情况下，计算单元是如​​此大大延迟该derniederstwertigen代替计算单元中的转移可以运行多达höchstwerti基因代替计算单元。 这确保了块长度变短，从而导致在仅稍微减小Addierertakt更高正常时钟和恐慌得以实现。

公开(公告)号：WO2003081398A3

公开(公告)日：2003-10-02

申请号：PCT/EP2003/002974

申请日：2003-03-21

Applicant: INFINEON TECHNOLOGIES AG ,  ELBE, Astrid ,  FISCHER, Wieland ,  JANSSEN, Norbert ,  RÖMER, Tanja ,  SEDLAK, Holger ,  SEIFERT, Jean-Pierre

Inventor： ELBE, Astrid ,  FISCHER, Wieland ,  JANSSEN, Norbert ,  RÖMER, Tanja ,  SEDLAK, Holger ,  SEIFERT, Jean-Pierre

IPC: G06F1/00

Abstract: Zum sicheren Laden von Nutzdaten auf einen Datenträger (10) wird zunächst eine Blinddateneinheit bereitgestellt (14), die eine Zufallszahl sein kann. Ferner wird eine Nutzdateneinheit bereitgestellt (14), die aus einer Folge von Nutzdateneinheiten stammt und Nutzinformationen darstellt. Um eine Leistungsanalyse zum Ermitteln des Hamming-Gewichts von verarbeiteten Nutzdaten abzuwehren, wird vor dem Laden einer Nutzdateneinheit auf den Datenträger (10), der z. B. ein Register oder ein Bus ist, zunächst eine Blinddateneinheit geladen. Damit kann ein Angreifer lediglich das Hamming-Gewicht aus einer Kombination von Nutzdateneinheit und Blinddateneinheit ermitteln, jedoch nicht das Hamming-Gewicht der Nutzdateneinheit selbst.