公开(公告)号：WO2009140656A3

公开(公告)日：2010-01-21

申请号：PCT/US2009044242

申请日：2009-05-15

申请人： QUALCOMM INC ,  ZHANG KUN ,  MUTHALI HARISH

发明人： ZHANG KUN ,  MUTHALI HARISH

IPC分类号： H03K3/356 ,  H03K3/017 ,  H03K3/3562 ,  H03K5/00 ,  H03K5/156

CPC分类号： H03K3/356139 ,  H03K3/017 ,  H03K3/356121 ,  H03K3/35625 ,  H03K5/00006 ,  H03K5/1565

摘要： [A high-speed low-power latch includes three sets of transistors. A first set of transistors selects a tracking mode or a holding mode for the latch based on a clock signal having non-rail-to-rail or rail-to-rail voltage swing. A second set of transistors captures a data value based on an input signal and provides an output signal during the tracking mode. A third set of transistors stores the data value and provides the output signal during the holding mode. The input and output signals have rail-to-rail voltage swing. In another aspect, a signal generator includes at least one latch and a control circuit. The latch(es) receive a clock signal and generate an output signal. The control circuit senses a duty cycle of a feedback signal derived from the output signal and generates a control signal to adjust operation of the latch(es) to obtain 50% duty cycle for the feedback signal.

摘要翻译： [高速低功耗锁存器包括三组晶体管。 第一组晶体管基于具有非轨至轨或轨至轨电压摆幅的时钟信号选择用于锁存器的跟踪模式或保持模式。 第二组晶体管基于输入信号捕获数据值，并在跟踪模式期间提供输出信号。 第三组晶体管存储数据值，并在保持模式期间提供输出信号。 输入和输出信号具有轨到轨电压摆幅。 在另一方面，信号发生器包括至少一个锁存器和控制电路。 锁存器接收时钟信号并产生输出信号。 控制电路感测从输出信号导出的反馈信号的占空比，并产生控制信号以调整锁存器的操作，以获得反馈信号的50％占空比。

公开(公告)号：WO2009037770A1

公开(公告)日：2009-03-26

申请号：PCT/JP2007/068258

申请日：2007-09-20

申请人： 富士通株式会社 ,  井手 将生 ,  田中 智浩

发明人： 井手 将生 ,  田中 智浩

IPC分类号： H03K3/037

CPC分类号： H03K3/0375 ,  G11C5/005 ,  G11C7/02 ,  H03K3/356121 ,  H03K3/356182 ,  H03K19/0033

摘要： 　メモリ回路が、各々が入力されたデータがクロック信号のタイミングで書き込まれこれを保持する第１ラッチ回路および第２のラッチ回路と、ライトイネーブル信号が書き込み可を示す状態の際に前記第１のラッチ回路および第２のラッチ回路にデータを入力するデータ入力回路と、ライトイネーブル信号が書き込み不可を示す状態の際に前記第２のラッチ回路の保持データを前記第１のラッチ回路に入力するライトバック回路とよりなり、第２のラッチ回路は第１のラッチ回路に比してノイズに対する耐性が高められた構成とされてなる。

摘要翻译： 存储电路包括第一锁存电路和第二锁存电路，输入数据被写入时钟信号定时并保留写入数据;数据输入电路，用于在写入时向第一锁存电路和第二锁存电路输入数据 使能信号处于指示可写状态的状态，以及写入电路，当写使能信号处于表示不可写状态时，该写回电路将第二锁存电路中保留的数据输入到第一锁存电路。 第二锁存电路被配置为具有比第一锁存电路更高的噪声电阻。

公开(公告)号：WO2009029713A1

公开(公告)日：2009-03-05

申请号：PCT/US2008/074622

申请日：2008-08-28

申请人： QUALCOMM INCORPORATED ,  SAINT-LAURENT, Martin ,  MOHAMMAD, Baker ,  BASSETT, Paul

发明人： SAINT-LAURENT, Martin ,  MOHAMMAD, Baker ,  BASSETT, Paul

IPC分类号： H03K3/037 ,  G06F9/38

CPC分类号： H03K3/356121 ,  G06F9/3869

摘要： A method is disclosed that includes propagating data via a first data path of a sequential circuit element in response to a clock signal received at a single clocked transistor of the sequential circuit element. The method also includes retaining information related to the data propagated via the first path at a retention circuit element of a second data path, where the first data path includes a first transistor that is responsive to an output of the single clocked transistor. The first transistor has a higher current flow capacity than a second transistor associated with the second data path.

摘要翻译： 公开了一种方法，其包括响应于在顺序电路元件的单个时钟晶体管处接收的时钟信号，经由时序电路元件的第一数据路径传播数据。 该方法还包括保持与在第二数据路径的保持电路元件处经由第一路径传播的数据有关的信息，其中第一数据路径包括响应于单个时钟晶体管的输出的第一晶体管。 第一晶体管具有比与第二数据路径相关联的第二晶体管更高的电流流动能力。

公开(公告)号：WO2008027666A2

公开(公告)日：2008-03-06

申请号：PCT/US2007/073826

申请日：2007-07-19

申请人： FREESCALE SEMICONDUCTOR INC. ,  BAJKOWSKI, Maciej ,  HOEKSTRA, George P. ,  GHASSEMI, Hamed

发明人： BAJKOWSKI, Maciej ,  HOEKSTRA, George P. ,  GHASSEMI, Hamed

IPC分类号： H03L5/00

CPC分类号： H03K19/01855 ,  H03K3/356121

摘要： A level shifting circuit (105) having a signal input that operates in a first voltage domain (LV DD ) and a signal output that operates in a second voltage domain (HV DD ). In some embodiments, the level shifting circuit includes a clocked level shifter. In some embodiments, the level shifting circuit includes a level shifting latch (208) that latches a translated output signal. In one example, the level shifting latch includes a latch portion and a stack of transistors (211, 213, 215, 217) with a transistor having a control electrode coupled to a clock input.

摘要翻译： 电平移位电路（105）具有在第一电压域（LVAT DD）中操作的信号输入端和在第二电压域（HV DDD）中工作的信号输出端， ）。 在一些实施例中，电平移位电路包括时钟电平移位器。 在一些实施例中，电平移位电路包括锁存转换的输出信号的电平移位锁存器（208）。 在一个示例中，电平移位锁存器包括具有耦合到时钟输入的控制电极的晶体管的锁存部分和堆叠晶体管（211,213,215,217）。

公开(公告)号：WO2006015000A2

公开(公告)日：2006-02-09

申请号：PCT/US2005/026562

申请日：2005-07-27

申请人： SILICON LABORATORIES, INC. ,  LEUNG, Ka, Y. ,  LEUNG, Kafai

发明人： LEUNG, Ka, Y. ,  LEUNG, Kafai

CPC分类号： H03K3/356121 ,  H02M3/33515 ,  H02M3/33576 ,  H03K3/35613 ,  H03K7/08 ,  H03M1/363

摘要： A method is disclosed for generating pulse width modulated pulse control signals for controlling switches in a switching power supply. First, a count value is determined of a master clock (5618) within a switching cycle of the power supply from beginning to end thereof. A separate state machine (3704) is provided for each edge in each of pulse control signals and each is operated to generate the associated edge as a function of the sum (5612) of a fixed reference count value from the beginning of the switching cycle and a determined count value when the sum is determined (5620) to equal the actual count value.

摘要翻译： 公开了一种用于产生用于控制开关电源中的开关的脉宽调制脉冲控制信号的方法。 首先，从开始到结束，确定电源的切换周期内的主时钟（5618）的计数值。 为每个脉冲控制信号中的每个边缘提供单独的状态机（3704），并且每个脉冲控制信号中的每一个被操作以根据从开关周期开始的固定参考计数值的和（5612）生成相关边沿，并且 当确定和（5620）等于实际计数值时的确定的计数值。

公开(公告)号：WO2004051852A1

公开(公告)日：2004-06-17

申请号：PCT/JP2003/015385

申请日：2003-12-02

申请人： 株式会社半導体エネルギー研究所

发明人： 納 光明 ,  安西 彩

IPC分类号： H03K17/687

CPC分类号： H03K5/249 ,  G09G3/20 ,  G09G3/3225 ,  G09G3/3291 ,  G09G3/3648 ,  G09G2300/08 ,  G09G2310/027 ,  G09G2310/0289 ,  G09G2310/0294 ,  G09G2320/0233 ,  G11C19/184 ,  H03K3/356121

摘要： 本発明のデータラッチ回路は、インバータの入力端子と出力端子とを短絡する手段を有し、且つその入力端子を容量の一方の電極と接続し、前記容量の他方の電極にはデータ信号又は基準電位を取り込むことにより、電源電圧に対し入力信号の振幅が小さくても、ＴＦＴの特性ばらつきの影響を受けることなく正確に動作可能となる。

摘要翻译： 数据锁存电路具有用于使逆变器的输入和输出端子短路的装置，并且该输入端子连接到电容器的一个电极，其另一个电极设置为接收数据信号或参考电压 电位，由此即使输入信号的振幅对于电源电压较小，也可以确保精确的操作，而不受TFT的特性变化的影响。

公开(公告)号：WO2003100830A2

公开(公告)日：2003-12-04

申请号：PCT/US2003/016055

申请日：2003-05-23

申请人： QUALCOMM, INCORPORATED

发明人： SANI, Mehdi Hamidi ,  UVIEGHARA, Gregory A.

IPC分类号： H01L

CPC分类号： H01L27/092 ,  H03K3/0375 ,  H03K3/356121

摘要： An integrated circuit including a Multi-Threshold CMOS (MTCMOS) latch combining low voltage threshold CMOS circuits with high voltage threshold CMOS circuits. The low voltage threshold circuits including a majority of the circuits in the signal path of the latch to ensure high performance of the latch. The latch further including high voltage circuits to eliminate leakage paths from the low voltage threshold circuits when the latch is in a sleep mode. A single-phase latch and a two-phase latch are provided. Each of the latches is implemented with master and slave registers. Data is held in either the master register or the slave register depending on the phase or phases of the clock signals. A multiplexer may alternatively be implemented prior to the master latch for controlling an input signal path during sleep and active modes of the latch and for providing a second input signal path for test.

摘要翻译： 包括多阈值CMOS（MTCMOS）锁存器的集成电路，其组合具有高电压阈值CMOS电路的低电压阈值CMOS电路。 低电压阈值电路包括锁存器的信号路径中的大部分电路，以确保锁存器的高性能。 闩锁还包括高电压电路，以在闩锁处于睡眠模式时消除来自低电压阈值电路的泄漏路径。 提供单相锁存器和两相锁存器。 每个锁存器都由主和从寄存器实现。 取决于时钟信号的相位或相位，数据保存在主寄存器或从器件寄存器中。 可选地，多路复用器可以在主锁存器之前实现，用于在锁存器的睡眠和有效模式期间控制输入信号路径，并提供用于测试的第二输入信号路径。

公开(公告)号：WO2003073613A1

公开(公告)日：2003-09-04

申请号：PCT/US2003/005587

申请日：2003-02-25

申请人： HONEYWELL INTERNATIONAL INC.

发明人： FULKERSON, David, E.

IPC分类号： H03K3/3562

CPC分类号： H03K3/012 ,  H03K3/0372 ,  H03K3/356121 ,  H03K3/356156 ,  H03K3/35625

摘要： A method and apparatus for storing data in a master flip flop, comprising in combination receiving a clock signal having a first and second state, storing a master data state in a master storage device having a master storage input and a master storage output, storing a master complement data state in a master complement storage device having a master complement storage input and a master storage complement output, receiving a data input signal by a transmission gate, receiving a complement data input signal by a complement transmission gate, overriding the master storage complement output with the data input signal when the clock is in the first state, overriding the master storage output with the complement data input signal when the clock is in the first state, disconnecting the master storage complement output from the data input signal when the clock is in the second state, and disconnecting the master storage output from the complement data input signal when the clock is in the second state. The set-up time for the transmission gate is less than two transistor gate delays.

摘要翻译： 一种用于在主触发器中存储数据的方法和装置，包括组合地接收具有第一和第二状态的时钟信号，将主数据状态存储在具有主存储输入和主存储输出的主存储装置中， 具有主补码存储输入和主存储补码输出的主补码存储设备中的主补码数据状态，由传输门接收数据输入信号，通过补码传输门接收补码数据输入信号，覆盖主存储器补码 当时钟处于第一状态时与数据输入信号一起输出，当时钟处于第一状态时，用补码数据输入信号重写主存储输出，当时钟为时钟时将数据输入信号的主存储补码输出断开 在第二状态下，并且当时钟在s时断开主存储输出与补码数据输入信号的连接 超级状态 传输门的建立时间小于两个晶体管栅极延迟。