公开(公告)号：WO2016129149A1

公开(公告)日：2016-08-18

申请号：PCT/JP2015/079743

申请日：2015-10-21

Applicant: 株式会社村田製作所

Inventor： 飯島　正統 ,  新冨　雄二 ,  松村　哲

IPC: H03K3/037

CPC classification number: G01R31/318541 ,  G01R31/31937 ,  G11C19/28 ,  H03K3/0372 ,  H03K3/356156 ,  H03K19/0002 ,  H03K19/096 ,  H03K19/215 ,  H03K23/005 ,  H03K23/425

Abstract: 　セット端子及びリセット端子の両方を有するフリップフロップを用いることなく、初期値を変更可能なレジスタ回路を提供する。レジスタ回路は、クロック信号の入力に応じて、第１の信号を第１の値から第２の値に変化させる第１のフリップフロップと、前記第１の信号が前記第１の値の場合に、初期値配線から供給される出力信号の初期値を第２の信号として出力し、前記第１の信号が前記第２の値の場合に、入力信号の書き込みを指示するライト信号に応じて前記入力信号を前記第２の信号として出力する出力制御回路と、前記クロック信号に基づいて前記第２の信号をラッチして出力する第２のフリップフロップと、前記第１の信号が前記第１の値の場合に、前記初期値を前記出力信号として出力し、前記第１の信号が前記第２の値の場合に、前記第２のフリップフロップから供給される前記第２の信号を前記出力信号として出力するセレクタと、を備える。

Abstract translation: 提供了一种寄存器电路，其初始值可以改变，而不使用具有设置端子和复位端子的触发器。 寄存器电路设置有：第一触发器，其响应于时钟信号的输入将第一信号从第一值改变为第二值; 输出控制电路，当第一信号具有第一值时，作为第二信号输出从初始值线提供的输出信号的初始值，并且当第一信号具有第二值时，输出作为 第二信号，响应于指示输入信号的写入的写信号的输入信号; 第二触发器，其基于时钟信号锁存和输出第二信号; 以及选择器，当第一信号具有第一值时，输出初始值，并且当第一信号具有第二值时，输出从第二翻转提供的第二信号作为输出信号 -flop。

公开(公告)号：WO2013002191A1

公开(公告)日：2013-01-03

申请号：PCT/JP2012/066194

申请日：2012-06-25

Applicant: シャープ株式会社 ,  横山 真 ,  古田 成 ,  村上 祐一郎 ,  業天 誠二郎

Inventor： 横山　真 ,  古田　成 ,  村上　祐一郎 ,  業天　誠二郎

IPC: H03K3/356 ,  G02F1/133 ,  G09G3/20 ,  G09G3/36

CPC classification number: G09G3/3655 ,  G09G3/3614 ,  G09G3/3677 ,  G09G2310/0286 ,  G09G2310/0291 ,  H03K3/356156

Abstract: 　信号（ＳＲＯｎ）がアクティブのときに取り込んだ信号（ＣＭＩ）を保持しつつ、該信号（ＣＭＩ）に応じた信号（ＯＵＴｎ）を出力するラッチ回路（１５）であって、インバータ（１８）は、Ｐチャネル型のトランジスタ（ＴＰ１）およびＮチャネル型のトランジスタ（ＴＮ１）からなるＣＭＯＳ回路により構成され、トランジスタ（ＴＰ１）のソース端子に、ローレベルの初期化用信号（ＩＮＩＴＢ）が入力される。これにより、素子数を増やすことなく初期化する。

Abstract translation: 提供了一种锁存电路（15），其在保持信号（SROn）有效时获取的信号（CMI）的同时输出响应于信号（CMI）的信号（OUTn）。 逆变器（18）由包括N沟道晶体管（TN1）和P沟道晶体管（TP1）的CMOS电路构成，低电平初始化信号（INITB）输入到P- 通道晶体管（TP1）。 结果，在不增加元素数量的情况下执行初始化。

公开(公告)号：WO2011072081A1

公开(公告)日：2011-06-16

申请号：PCT/US2010/059577

申请日：2010-12-08

Applicant: QUALCOMM INCORPORATED ,  SOLTANIAN, Babak ,  SAVOJ, Jafar

Inventor： SOLTANIAN, Babak ,  SAVOJ, Jafar

IPC: H03K3/356

CPC classification number: H03K3/356156 ,  H03K3/356121

Abstract: A quadrature output (IP, IN, QP, QN) high-frequency RF divide-by-two circuit (129) includes a pair of differential complementary logic latches (142, 143). The latches are interconnected to form a toggle flip-flop (200). Each latch (200) includes a tracking cell and a locking cell. In a first embodiment (200), the locking cell includes two complementary logic inverters (201, 205, 203, 207) and two transmission gates (202, 206; 204, 208). When the locking cell is locked, the two gates (211, 213; 212, 214) are enabled such that the locked (i.e., latched) signal passes through both transmission gates and both inverters. In one advantageous aspect, the tracking cell only involves two transmission gates (211, 213; 212, 214). Due to the circuit topology, the first embodiment is operable from a low supply voltage at a high operating frequency while consuming a low amount of supply current. In a second (300) and third embodiment (400), the tracking cell involves a pair of inverters ((301, 304; 302, 305) or (401, 404; 402, 405)). The sources of the transistors of the inverters are, however, coupled together thereby resulting in performance advantages over conventional circuits.

Abstract translation: 正交输出（IP，IN，QP，QN）高频RF分频电路（129）包括一对差分互补逻辑锁存器（142,143）。 锁存器互连以形成切换触发器（200）。 每个锁存器（200）包括跟踪单元和锁定单元。 在第一实施例（200）中，锁定单元包括两个互补逻辑反相器（201,205,203,207）和两个传输门（202,206; 204,208）。 当锁定单元被锁定时，两个门（211,213,212,214）被使能使得锁定（即锁存的）信号通过两个传输门和两个逆变器。 在一个有利的方面，跟踪单元仅涉及两个传输门（211,213; 212,214）。 由于电路拓扑结构，第一实施例可以在高工作频率的低电源电压下工作，同时消耗低的电源电流。 在第二（300）和第三实施例（400）中，跟踪单元涉及一对逆变器（（301,304,302,305）或（401,404; 402,405））。 然而，逆变器的晶体管的源极耦合在一起，从而导致相对于常规电路的性能优点。

公开(公告)号：WO2011034862A1

公开(公告)日：2011-03-24

申请号：PCT/US2010/048822

申请日：2010-09-14

Applicant: QUALCOMM INCORPORATED ,  SWAMINATHAN, Ashwin ,  PEDRALI-NOY, Marzio

Inventor： SWAMINATHAN, Ashwin ,  PEDRALI-NOY, Marzio

IPC: H03K3/037 ,  H03K3/356

CPC classification number: H03K3/0375 ,  H03K3/356156

Abstract: A latching element (124) latches incoming data (D(7:0)) into an integrated circuit (101). The latching element (for example, a latch or flip-flop) can be considered to include a data path portion (126), a clock path portion (127), and an ideal latching element (125). In one embodiment, an open-loop replica (118) of the data path portion (126) is disposed in a clock signal path between a clock input terminal (116) of the integrated circuit and a clock input lead (130) of the latching element. In a second embodiment, an additional replica (144) of the clock path portion is disposed in a data signal path between a data terminal (105) of the integrated circuit (101) and a data input lead (128) of the latching element. The replica circuits (118,144) help prevent changes in skew between a data path propagation time to the ideal latching element and clock path propagation time to the ideal latching element. Setup times remain substantially constant over PVT (process, supply voltage, temperature).

Abstract translation: 锁存元件（124）将输入数据（D（7：0））锁存到集成电路（101）中。 锁存元件（例如，锁存器或触发器）可以被认为包括数据路径部分（126），时钟路径部分（127）和理想锁存元件（125）。 在一个实施例中，数据路径部分（126）的开环复制品（118）被布置在集成电路的时钟输入端（116）和时钟输入引线（130）之间的时钟信号路径中， 元件。 在第二实施例中，时钟路径部分的附加副本（144）被布置在集成电路（101）的数据终端（105）和锁存元件的数据输入引线（128）之间的数据信号路径中。 复制电路（118,144）有助于防止在理想锁存元件的数据路径传播时间与理想锁存元件的时钟路径传播时间之间的偏差变化。 PVT（工艺，电源电压，温度）的设置时间基本保持不变。

公开(公告)号：WO2003071955A2

公开(公告)日：2003-09-04

申请号：PCT/US2003/004906

申请日：2003-02-18

Applicant: INTEGRATED VASCULAR SYSTEMS, INC.

Inventor： CARLEY, Michael, T. ,  GINN, Richard, S. ,  SAGASTEGUI, Javier ,  JABBA, Ronald, J. ,  ALDRICH, William, N. ,  BELEF, Martin, W.

IPC: A61B17/00

CPC classification number: A61B17/08 ,  A61B17/0057 ,  A61B17/064 ,  A61B17/0644 ,  A61B17/068 ,  A61B17/083 ,  A61B90/39 ,  A61B2017/00004 ,  A61B2017/00637 ,  A61B2017/00668 ,  A61B2017/00672 ,  A61B2017/00867 ,  A61B2017/0641 ,  A61B2017/081 ,  H03K3/356139 ,  H03K3/356156

Abstract: A clip for engaging tissue includes a generally annular-shaped body defining a plane and disposed about a central axis extending normal to the plane. The body includes alternating inner and outer curved regions, defining a zigzag pattern about a periphery of the clip. The body is biased towards a planar configuration lying in the plane and deflectable towards a transverse configuration extending out of the plane. Tines extend from the inner curved regions, the tines being oriented towards the central axis in the planar configuration, and parallel to the central axis in the transverse configuration. The tines may include primary tines and secondary tines that are shorter than the primary tines. The primary tines may be disposed on opposing inner curved regions and oriented towards one another such that they overlap in the planar configuration.

Abstract translation: 用于接合组织的夹具包括限定平面并围绕垂直于平面延伸的中心轴设置的大致环形的主体。 主体包括交替的内部和外部弯曲区域，围绕夹子的周边限定Z字形图案。 身体偏向平面构型，该平面构型位于平面内，并可朝向延伸出平面的横向构型偏转。 齿从内部弯曲区域延伸，尖齿在平面构型中朝向中心轴线定向，并且在横向构型中平行于中心轴线。 尖齿可以包括比主尖齿短的主要尖齿和次要尖齿。 主尖齿可以设置在相对的内部弯曲区域上并且朝向彼此定向，使得它们在平面构造中重叠。

公开(公告)号：WO2002103903A1

公开(公告)日：2002-12-27

申请号：PCT/US2002/008696

申请日：2002-03-21

Applicant: TRANSLOGIC TECHNOLOGY, INC. ,  TRAN, Dzung, Joseph ,  ACUFF, Mark, Warren

Inventor： TRAN, Dzung, Joseph ,  ACUFF, Mark, Warren

IPC: H03K3/356

CPC classification number: H03K3/356156 ,  H03K3/35625

Abstract: A flip-flop includes an input stage to receive a data signal and an output stage to provide an output signal. A clock input is directly connected to a transmission gate of the output stage and coupled by way of a delay circuit to a transmission gate of the input stage. A first latch is coupled between the transmission gate of the input stage and the output stage.

Abstract translation: 触发器包括用于接收数据信号的输入级和输出级以提供输出信号。 时钟输入直接连接到输出级的传输门，并通过延迟电路耦合到输入级的传输门。 第一锁存器耦合在输入级的传输门和输出级之间。

公开(公告)号：WO1996038915A1

公开(公告)日：1996-12-05

申请号：PCT/US1996004123

申请日：1996-03-26

Applicant: ADVANCED MICRO DEVICES, INC.

Inventor： ADVANCED MICRO DEVICES, INC. ,  SHARPE-GEISLER, Bradley, A.

IPC: H03K19/177

CPC classification number: H03K19/1774 ,  H03K3/037 ,  H03K3/0375 ,  H03K3/356156 ,  H03K19/17704 ,  H03K19/1778 ,  H03K19/215

Abstract: Output logic macrocells (504) for a programmable logic device as well as a block clock/control circuit (502) which allocates multiple clock signals (CK1-CKN) to each macrocell. Each macrocell includes a multiplexer (506) selectively providing one of the multiple clock signals to a clock input of a storage element (508), which operates similar to a latch. The storage element further receives a sum of product terms output from an OR gate at its data input. Vcc may be provided through the multiplexer to enable the storage element to function in a combinatorial mode. The multiple clock signals may include a clock signal provided to the multiplexer to enable the storage element to function in a latch mode. The clock signal may also be provided through a pulse generator in the block clock/control circuit to provide pulses having a pulse width delta to enable the storage element to function in a D-type flip-flop mode. For the D flip-flop mode, the storage element may be configured to operate as a P-type flip-flop so that its output will change states to follow its data input at a leading edge of its clock input, then does not change states for a period epsilon , wherein epsilon > delta , and then its output will change states to match its data input after the period epsilon if a signal received at the clock input has a period greater than epsilon . To provide reset or preset, a reset or preset signal may be provided at the data input of the storage element, as well as through a second pulse generator in the block clock/control circuit to the clock input of the storage element. The block clock/control circuit may be further configured to provide a dual edge clock mode, a mixed clock mode wherein two signals are provived on a single clock line, or other clocking modes.

Abstract translation: 用于可编程逻辑器件的输出逻辑宏单元（504）以及向每个宏单元分配多个时钟信号（CK1-CKN）的块时钟/控制电路（502）。 每个宏单元包括多路复用器（506），其选择性地将多个时钟信号中的一个提供给与锁存器相似的存储元件（508）的时钟输入。 存储元件还在其数据输入端接收从或门输出的乘积项的和。 可以通过多路复用器提供Vcc以使得存储元件能够以组合模式工作。 多个时钟信号可以包括提供给多路复用器的时钟信号，以使得存储元件能够以锁存模式工作。 时钟信号也可以通过块时钟/控制电路中的脉冲发生器来提供，以提供具有脉冲宽度增量的脉冲，以使得存储元件能够以D型触发器模式工作。 对于D触发器模式，存储元件可以被配置为作为P型触发器操作，使得其输出将改变状态以在其时钟输入的前沿跟随其数据输入，然后不改变状态 如果在时钟输入处接收到的信号具有大于ε的周期，那么其中ε> delta，然后其输出将改变状态以匹配其周期ε之后的数据输入。 为了提供复位或预置，可以在存储元件的数据输入端以及通过块时钟/控制电路中的第二脉冲发生器提供复位或预设信号到存储元件的时钟输入。 块时钟/控制电路还可以被配置为提供双边沿时钟模式，其中在单个时钟线上提供两个信号或其它时钟模式的混合时钟模式。

公开(公告)号：WO2015138851A1

公开(公告)日：2015-09-17

申请号：PCT/US2015/020368

申请日：2015-03-13

Applicant: ORACLE INTERNATIONAL CORPORATION

Inventor： PHAM, Ha, M. ,  SHIN, Jin-Uk

IPC: H03K3/012 ,  H03K3/356 ,  G06F1/04 ,  G06F1/32

CPC classification number: H03K3/356156 ,  G06F1/04 ,  G06F1/3237 ,  H03K3/012 ,  Y02D10/128

Abstract: Embodiments of a flip-flip circuit are disclosed that may allow a reduction in data setup time and lower switching power. The flip-flop circuit may include an input circuit, an output circuit, a clock circuit, and a feedback circuit. The clock circuit may be operable to generate internal clocks dependent upon received data, and the generated internal clocks may enable the feedback and input circuits.

Abstract translation: 公开了可以减少数据建立时间和降低开关功率的触发器电路的实施例。 触发器电路可以包括输入电路，输出电路，时钟电路和反馈电路。 时钟电路可以用于根据接收到的数据产生内部时钟，并且所产生的内部时钟可以使反馈和输入电路成为可能。

公开(公告)号：WO2015005992A1

公开(公告)日：2015-01-15

申请号：PCT/US2014/040675

申请日：2014-06-03

Applicant: RAYTHEON COMPANY

Inventor： HARRIS, Micky, R.

IPC: H03K3/012 ,  H03K3/037 ,  H03K3/356 ,  H03K3/3562

CPC classification number: H03K3/012 ,  H03K3/0372 ,  H03K3/356121 ,  H03K3/356156 ,  H03K3/35625

Abstract: A flip-flop having a first storage circuit having a first input fed by the true logic signal and a second input fed by the complement of the logic signal. A second storage circuit has a pair of inputs coupled to the first storage circuit. In response to one clock signal: the first storage circuit passes the true and complement logic signals for storage therein while the second storage circuit prevents the true and complement logic signals stored in the first storage circuit from passing to the second circuit. In response to a subsequent clock signal; the first storage circuit prevents the true and complement logic signals from passing for storage in the first storage circuit while the second storage circuit passes the true and complement logic signals stored in the first storage circuit at the outputs of the first storage circuit to the second storage circuit for storage therein.

Abstract translation: 一种具有第一存储电路的触发器，该第一存储电路具有由真实逻辑信号馈送的第一输入和由该逻辑信号的补码馈送的第二输入。 第二存储电路具有耦合到第一存储电路的一对输入。 响应于一个时钟信号：第一存储电路通过真实和补码逻辑信号以存储在其中，而第二存储电路防止存储在第一存储电路中的真实和补码逻辑信号传递到第二电路。 响应随后的时钟信号; 第一存储电路防止真实和补码逻辑信号通过以存储在第一存储电路中，而第二存储电路将存储在第一存储电路中的第一存储电路中的真和补逻辑信号在第一存储电路的输出端传递到第二存储器 电路用于存储。

公开(公告)号：WO2009099499A2

公开(公告)日：2009-08-13

申请号：PCT/US2008/088622

申请日：2008-12-31

Applicant: FREESCALE SEMICONDUCTOR INC. ,  REMINGTON, Scott, I.

Inventor： REMINGTON, Scott, I.

IPC: H03K3/356

CPC classification number: H03K3/356156 ,  H03K3/012 ,  H03K3/356008

Abstract: A circuit (10) has first latch (30), a second latch (32), a coupling circuit (39), and a power down circuit (34). The first latch (30) has an input/output coupled to a data node (27). The second latch (32) has an input/output. The coupling circuit (39) is coupled between the input/output of the second latch (32) and the data node (27). The coupling circuit (39) is enabled during a normal operation of the circuit (10) and disabled during a power down mode of the circuit (10). The power down control circuit (34) is for disabling the first latch (30) during the power down mode and for a time period after a transition from the power down mode to the normal operation. This allows the second latch (32) to set the state of the first latch (30) when transitioning from the power down mode to the normal mode. Thus normal operation can be fast, and the power down mode can have low leakage current.

Abstract translation: 电路（10）具有第一锁存器（30），第二锁存器（32），耦合电路（39）和掉电电路（34）。 第一锁存器（30）具有耦合到数据节点（27）的输入/输出。 第二锁存器（32）具有输入/输出。 耦合电路（39）耦合在第二锁存器（32）的输入/输出端与数据节点（27）之间。 在电路（10）的正常操作期间，耦合电路（39）被使能，并且在电路（10）的掉电模式期间被禁止。 断电控制电路（34）用于在掉电模式期间以及在从掉电模式转换到正常操作之后的一段时间内禁用第一锁存器（30）。 这允许第二锁存器（32）在从掉电模式转换到正常模式时设置第一锁存器（30）的状态。 因此，正常工作可以快速，断电模式可以具有低漏电流。