公开(公告)号：WO2019010488A1

公开(公告)日：2019-01-10

申请号：PCT/US2018/041270

申请日：2018-07-09

Applicant: THIN FILM ELECTRONICS ASA ,  SREENIVASAN, Raghav ,  CHANDRA, Aditi ,  KAMATH, Arvind

Inventor： SREENIVASAN, Raghav ,  CHANDRA, Aditi ,  KAMATH, Arvind

IPC: H01L21/22 ,  H01L21/228 ,  H01L21/318

CPC classification number: H01L21/228 ,  H01L21/0228 ,  H01L21/02288 ,  H01L21/02532 ,  H01L21/02628 ,  H01L21/2225 ,  H01L21/2254 ,  H01L21/324 ,  H01L21/823814 ,  H01L21/823864 ,  H01L23/5329 ,  H01L27/092 ,  H01L27/1292 ,  H01L29/66757 ,  H01L29/66772 ,  H01L29/78618

Abstract: A method of making a MOS device, a MOS device containing an aluminum nitride layer, and a CMOS circuit are disclosed. The method includes depositing an aluminum nitride layer on a structure including a silicon layer, depositing a dopant ink on the structure, and diffusing the dopant through the aluminum nitride layer into the silicon layer. The structure also includes a gate oxide layer on the silicon layer and a gate on the gate oxide layer. The dopant ink includes a dopant and a solvent. The MOS device includes a silicon layer, a gate oxide layer on the silicon layer, a gate on the gate oxide layer, and an aluminum nitride layer on the gate. The silicon layer includes a dopant on opposite sides of the gate.

公开(公告)号：WO2018136896A1

公开(公告)日：2018-07-26

申请号：PCT/US2018/014740

申请日：2018-01-22

Applicant: ACORN TECHNOLOGIES, INC.

Inventor： CLIFTON, Paul, A. ,  GOEBEL, Andreas

IPC: H01L21/84 ,  H01L27/12 ,  H01L29/78

CPC classification number: H01L29/7846 ,  H01L21/76275 ,  H01L21/76283 ,  H01L21/823807 ,  H01L21/84 ,  H01L27/092 ,  H01L27/1203 ,  H01L29/66772 ,  H01L29/7849 ,  H01L29/78654

Abstract: Etching trench isolation structures into a semiconductor structure that includes an upper thin semiconductor layer disposed over a buried insulator layer and a buried compressively strained stressor layer under the buried insulator layer, the compressively strained stressor layer being disposed on an underlying semiconductor substrate, causes edge relaxation of the compressively strained stressor layer. The edge relaxation results in the buried insulation layer being deformed, thus inducing tensile strain in an upper surface of the thin semiconductor layer across at least a first portion of a lateral extent of the thin semiconductor layer between walls of one or more trenches formed by the etching.

公开(公告)号：WO2018104828A1

公开(公告)日：2018-06-14

申请号：PCT/IB2017/057512

申请日：2017-11-30

Applicant: SEMICONDUCTOR ENERGY LABORATORY CO., LTD.

Inventor： INOUE, Hiroki ,  KUROKAWA, Yoshiyuki ,  NAKAGAWA, Takashi ,  AKASAWA, Fumika

IPC: H04N19/625 ,  H01L21/8234 ,  H01L27/06 ,  H01L27/088 ,  H01L29/786 ,  H03M7/30 ,  H04N19/42

CPC classification number: H04N19/625 ,  G05F1/46 ,  G05F3/24 ,  H01L21/8258 ,  H01L27/0688 ,  H01L27/092 ,  H01L27/1225 ,  H01L29/78648 ,  H03M7/30 ,  H04N19/42

Abstract: To provide a decoder whose area is reduced. The decoder includes an inverse discrete cosine transform (IDCT) circuit. The IDCT circuit includes a multiplier circuit. The multiplier circuit includes an arithmetic circuit that multiplies a first current and a second current, a current generator that generates the first current, and a digital-analog converter that generates a reference current used by the current generator. The current generator includes a current mirror circuit (CM circuit) including first and second transistors, a third transistor, a switch that controls the current output, and first and second memory circuits. The reference current of the CM circuit is input to a drain of the first transistor, and a current which copies the reference current is output from a drain of the second transistor. A drain of the third transistor is electrically connected to the drain of the second transistor. The switch controls the first current output.

公开(公告)号：WO2017171881A1

公开(公告)日：2017-10-05

申请号：PCT/US2016/025756

申请日：2016-04-01

Applicant: INTEL CORPORATION

Inventor： AVCI, Uygar E. ,  KIM, Raseong ,  YOUNG, Ian A.

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L27/092 ,  H01L21/22 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823828 ,  H01L21/823864 ,  H01L29/0847 ,  H01L29/1033 ,  H01L29/517 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/7834

Abstract: Embodiments of the present disclosure describe a semiconductor device having sub regions or distances to define threshold voltages. A first semiconductor device includes a first gate stack having a first edge opposing a second edge and a first source region disposed on the semiconductor substrate. A second semiconductor device includes a second gate stack having a third edge opposing a fourth edge and a second source region disposed on the semiconductor substrate. A first distance extends from the first source region to the first edge of the first gate stack and a second distance different from the first distance extends from the second source region to the third edge of the second gate stack.

Abstract translation: 本公开的实施例描述了具有用于定义阈值电压的子区域或距离的半导体器件。 第一半导体器件包括具有与第二边缘相对的第一边缘的第一栅极叠层和设置在半导体衬底上的第一源极区域。 第二半导体器件包括具有与第四边缘相对的第三边缘和设置在半导体衬底上的第二源极区域的第二栅极叠层。 第一距离从第一源极区域延伸到第一栅极叠层的第一边缘，并且与第一距离不同的第二距离从第二源极区域延伸到第二栅极叠层的第三边缘。

公开(公告)号：WO2017124818A1

公开(公告)日：2017-07-27

申请号：PCT/CN2016/105209

申请日：2016-11-09

Applicant: 京东方科技集团股份有限公司

Inventor： 秦纬

IPC: H01L29/786 ,  H01L21/336

CPC classification number: H01L27/092 ,  H01L27/14692 ,  H01L29/66742 ,  H01L29/786 ,  H01L29/7869

Abstract: 一种互补型薄膜晶体管，包括N型金属氧化物薄膜晶体管(100)和P型金属氧化物薄膜晶体管(200)。还提供了一种制作互补型薄膜晶体管的方法包括：形成互补型薄膜晶体管，互补型薄膜晶体管包括N型金属氧化物薄膜晶体管(100)和P型金属氧化物薄膜晶体管(200)。还提供了包括该互补型薄膜晶体管的阵列基板和包括该阵列基板的显示装置。

公开(公告)号：WO2017111791A1

公开(公告)日：2017-06-29

申请号：PCT/US2015/000304

申请日：2015-12-23

Applicant: INTEL CORPORATION

Inventor： DASGUPTA, Sansaptak ,  THEN, Han, Wui ,  RADOSAVLJEVIC, Marko ,  GARNDER, Sanaz, K. ,  SUNG, Seung, Hoon

IPC: H01L29/78 ,  H01L21/762 ,  H01L21/336 ,  H01L21/8238

CPC classification number: H01L21/762 ,  B82Y10/00 ,  H01L21/02458 ,  H01L21/0254 ,  H01L21/02639 ,  H01L21/02647 ,  H01L21/8258 ,  H01L27/092 ,  H01L29/0673 ,  H01L29/2003 ,  H01L29/42376 ,  H01L29/66469 ,  H01L29/775 ,  H01L29/78

Abstract: Embodiments of the invention include a semiconductor structure and a method of making such a structure. According to an embodiment, the structure may include a semiconductor substrate with a first shallow trench isolation (STI) layer formed over semiconductor substrate. A plurality of first trenches may be aligned in a row and formed through the first STI layer. In an embodiment, a first ΠΙ-nitride (III-N) layer may be formed in the first trenches and over a top surface of the first STI layer. Additionally, embodiments include a second STI layer formed over the first III-N layer and the top surface of the first STI layer. A second trench formed through the second STI layer may be oriented perpendicular to the row of first trenches. Embodiments include a second III-N layer that fills the second trench.

Abstract translation: 本发明的实施例包括半导体结构和制造这种结构的方法。 根据一个实施例，该结构可以包括具有在半导体衬底上形成的第一浅沟槽隔离（STI）层的半导体衬底。 多个第一沟槽可以排成一行并形成为穿过第一STI层。 在一个实施例中，第一III族氮化物（III-N）层可以形成在第一沟槽中以及第一STI层的顶表面上方。 另外，实施例包括形成在第一III-N层和第一STI层的顶表面上方的第二STI层。 穿过第二STI层形成的第二沟槽可以垂直于第一沟槽的行定向。 实施例包括填充第二沟槽的第二III-N层。

公开(公告)号：WO2017057112A1

公开(公告)日：2017-04-06

申请号：PCT/JP2016/077764

申请日：2016-09-21

Applicant: 国立研究開発法人産業技術総合研究所

Inventor： 関川　敏弘 ,  日置　雅和 ,  小池　汎平

IPC: H03K17/693 ,  H01L21/8238 ,  H01L27/08 ,  H01L27/092 ,  H03K17/00 ,  H03K19/094

CPC classification number: H01L21/8238 ,  H01L27/08 ,  H01L27/092 ,  H03K17/00 ,  H03K17/693 ,  H03K19/094

Abstract: ＦＴＭＯＳＴを用いたマルチプレクサにおいて、転送速度の向上と、リーク電流の削減を両立しうるマルチプレクサ及びこれを用いた集積回路の提供。　四端子二重絶縁ゲート型の電界効果トランジスタによるパストランジスタの複数で構成されたマルチプレクサである。電界効果トランジスタの第２ゲートを閾値電圧制御ノードに接続し、閾値電圧制御ノード及び閾値電圧制御電圧源の間に抵抗器を接続する。また、四端子二重絶縁ゲート型のＮ型及びＰ型電界効果トランジスタを並列接続したトランスミッションゲートの複数で構成されたマルチプレクサである。Ｎ形ゲート電界効果トランジスタのゲートの一方を第１閾値電圧制御ノードに接続し、第１閾値電圧制御ノード及び第１閾値電圧制御電圧源の間に第１抵抗器を接続する。Ｐ形ゲート電界効果トランジスタのゲートの一方を第２閾値電圧制御ノードに接続し、第２閾値電圧制御ノード及び第２閾値電圧制御電圧源の間に第２抵抗器を接続する。

Abstract translation: 提供：使用FTMOST的多路复用器，其中可以提高传送速度并减少泄漏电流; 以及使用多路复用器的集成电路。 一种多路复用器，包括由四端双重绝缘栅型场效应晶体管形成的多个传输晶体管。 场效应晶体管的第二栅极连接到阈值电压控制节点，并且电阻器连接在阈值电压控制节点和阈值电压控制电压源之间。 此外，提供了一种多路复用器，其包括多个传输门，其中四端双重绝缘栅型N型和P型场效应晶体管并联连接。 N型栅极场效应晶体管的一个栅极连接到第一阈值电压控制节点，第一电阻连接在第一阈值电压控制节点和第一阈值电压控制电压源之间。 P型栅极场效应晶体管的一个栅极连接到第二阈值电压控制节点，第二电阻连接在第二阈值电压控制节点和第二阈值电压控制电压源之间。

公开(公告)号：WO2017053065A1

公开(公告)日：2017-03-30

申请号：PCT/US2016/050571

申请日：2016-09-07

Applicant: QUALCOMM INCORPORATED

Inventor： SAHU, Satyanarayana ,  CHEN, Xiangdong ,  BOYNAPALLI, Venugopal ,  LIM, Hyeokjin Bruce ,  GUPTA, Mukul ,  KANG, Hananel ,  KAO, Chih-lung ,  GUTTAL, Radhika

IPC: H01L27/02 ,  H01L27/088 ,  H01L21/8234 ,  H01L27/092

CPC classification number: H03K19/0948 ,  H01L21/823481 ,  H01L23/528 ,  H01L27/0207 ,  H01L27/088 ,  H01L27/0886 ,  H01L27/092 ,  H01L27/0924

Abstract: A MOS device includes a first MOS transistor having a first MOS transistor source, a first MOS transistor drain, and a first MOS transistor gate. The MOS device also includes a second MOS transistor having a second MOS transistor source, a second MOS transistor drain, and a second MOS transistor gate. The second MOS transistor source and the first MOS transistor source are coupled to a first voltage source. The MOS device includes a third MOS transistor having a third MOS transistor gate, the third MOS transistor gate between the first MOS transistor source and the third MOS transistor source, the third MOS transistor further having a third MOS transistor source and a third MOS transistor drain, the third MOS transistor source being coupled to the first MOS transistor source, the third MOS transistor drain being coupled to the second MOS transistor source, the third MOS transistor gate floating.

Abstract translation: MOS器件包括具有第一MOS晶体管源极，第一MOS晶体管漏极和第一MOS晶体管栅极的第一MOS晶体管。 MOS器件还包括具有第二MOS晶体管源极，第二MOS晶体管漏极和第二MOS晶体管栅极的第二MOS晶体管。 第二MOS晶体管源和第一MOS晶体管源耦合到第一电压源。 MOS器件包括具有第三MOS晶体管栅极的第三MOS晶体管，第一MOS晶体管源极和第三MOS晶体管源极之间的第三MOS晶体管栅极，第三MOS晶体管还具有第三MOS晶体管源极和第三MOS晶体管漏极 所述第三MOS晶体管源耦合到所述第一MOS晶体管源，所述第三MOS晶体管漏极耦合到所述第二MOS晶体管源，所述第三MOS晶体管栅极浮置。

公开(公告)号：WO2017026275A1

公开(公告)日：2017-02-16

申请号：PCT/JP2016/071886

申请日：2016-07-26

Applicant: 株式会社フローディア

Inventor： 大和田　福夫 ,  谷口　泰弘 ,  川嶋　泰彦 ,  吉田　信司 ,  葛西　秀男 ,  櫻井　良多郎 ,  品川　裕 ,  奥山　幸祐

IPC: H01L21/8247 ,  H01L21/336 ,  H01L21/8234 ,  H01L27/088 ,  H01L27/10 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC classification number: H01L29/792 ,  H01L21/823456 ,  H01L27/092 ,  H01L27/11565 ,  H01L27/11573 ,  H01L29/42344

Abstract: 製造過程において、独立して制御可能な第1選択ゲート電極（G2a,G2b）および第2選択ゲート電極（G3a,G3b）を形成する際、従来のメモリ回路領域だけを加工する専用フォトマスク工程に加えて、これとは別にさらに第1選択ゲート電極（G2a,G2b）と第2選択ゲート電極（G3a,G3b）とを電気的に分離させるための専用フォトマスク工程を余分に追加する必要がなく、その分、製造コストを低減できる、半導体集積回路装置の製造方法、および半導体集積回路装置を提案する。

Abstract translation: 提出的是半导体集成电路器件制造方法和半导体集成电路器件，其中在制造工艺中，当可以独立控制的第一选择栅电极（G2a，G2b）和第二选择栅电极（G3a，G3b） 除了用于仅处理存储器的常规专用光掩模处理之外，不需要另外另外添加用于电分离第一选择栅电极（G2a，G2b）和第二选择栅电极（G3a，G3b）的额外的专用光掩模步骤 从而可以降低生产成本。

公开(公告)号：WO2016189415A1

公开(公告)日：2016-12-01

申请号：PCT/IB2016/052813

申请日：2016-05-16

Applicant: 株式会社半導体エネルギー研究所

Inventor： 宮入秀和

IPC: H01L21/8238 ,  H01L27/08 ,  H01L27/092 ,  H01L29/786

CPC classification number: H01L21/8238 ,  H01L27/08 ,  H01L27/092 ,  H01L29/786

Abstract: 占有面積の小さい半導体装置を提供する。または、生産性の高い半導体装置を提供する。 ｐチャネル型のトランジスタと、ｐチャネル型のトランジスタ上に酸化物半導体を用いたｎチャネル 型トランジスタと、を形成し、集積回路を構成する。また、第１の配線、第２の配線、第３の配線、 および第４の配線を有し、 ｐチャネル型のトランジスタは、 第１の導電体と、 第２の導電体と、 第３ の導電体とを有し、 ｎチャネル型のトランジスタは、 第３の導電体と、 第４の導電体と、 第５の導電 体とを有する。また、第１の導電体上に、第３の導電体が配置され、かつ第３の導電体上に、第１の 配線が配置されており、 第２の導電体上に、 第２の配線が配置されており、 第４の導電体上に、 第４ の配線が配置されており、第５の導電体上に、第３の配線が配置されている。

Abstract translation: 提供占据小表面积的半导体器件。 还提供了可以以高生产率生产的半导体器件。 形成p沟道晶体管，并且使用氧化物半导体在p沟道晶体管上形成n沟道晶体管，从而构成集成电路。 半导体器件包括第一布线，第二布线，第三布线和第四布线; p沟道晶体管具有第一导体，第二导​​体和第三导体; 并且n沟道晶体管具有第三导体，第四导体和第五导体。 第三导体位于第一导体的上方，第一布线位于第三导体的上方，第二布线位于第二导体的上方，第四布线位于第四导体的上方，第三布线位于第五导体的上方 。