公开(公告)号：WO2006032946A1

公开(公告)日：2006-03-30

申请号：PCT/IB2004/003275

申请日：2004-09-21

Applicant: S.O.I.TEC SILICON ON INSULATOR TECHNOLOGIES ,  KERDILES, Sébastien ,  MALEVILLE, Christophe ,  LETERTRE, Fabrice ,  RAYSSAC, Olivier

Inventor： KERDILES, Sébastien ,  MALEVILLE, Christophe ,  LETERTRE, Fabrice ,  RAYSSAC, Olivier

IPC: H01L21/762

CPC classification number: H01L21/76254

Abstract: The invention concerns a method for transferring from a top donor wafer (10) a layer of material onto a receiving handle wafer (20), the top and receiving wafers comprising respective surfaces to be bonded, the method comprising: • a treatment step for treating at least a surface to be bonded, the treatment of a given surface of a wafer generating on the opposed surface of said wafer a contamination, • a bonding step for direct bonding the surfaces to be bonded of the top and handle wafers, in order to form an intermediate multilayer wafer (30), • a removal step for removing excess material from the top wafer, the method being characterized in that during the treatment step only the surface to be bonded of the top wafer is treated.

Abstract translation: 本发明涉及一种用于从顶部施主晶片（10）将一层材料转移到接收手柄晶片（20）上的方法，所述顶部和接收晶片包括要接合的相应表面，所述方法包括：处理步骤，用于在 至少要粘合的表面，在所述晶片的相对表面上产生污染的晶片的给定表面的处理，用于直接结合顶部和处理晶片的待结合表面的结合步骤，以形成 中间多层晶片（30），用于从顶部晶片去除多余材料的去除步骤，其特征在于在处理步骤期间仅处理顶部晶片的待结合表面。

公开(公告)号：WO2006029651A1

公开(公告)日：2006-03-23

申请号：PCT/EP2004/011616

申请日：2004-09-16

Applicant: S.O.I.TEC SILICON ON INSULATOR TECHNOLOGIES ,  ASM INTERNATIONAL ,  BOURDELLE, Konstantin ,  DAVAL, Nicolas ,  CAYREFOURCQ, Ian ,  VAN AERDE, Steven, R., A. ,  DE BLANK, Marinus, J. ,  VAN DER JEUGD, Cornelius, A.

Inventor： BOURDELLE, Konstantin ,  DAVAL, Nicolas ,  CAYREFOURCQ, Ian ,  VAN AERDE, Steven, R., A. ,  DE BLANK, Marinus, J. ,  VAN DER JEUGD, Cornelius, A.

IPC: H01L21/316

CPC classification number: H01L21/31612 ,  C23C16/402 ,  H01L21/02164 ,  H01L21/02216 ,  H01L21/02271

Abstract: The invention relates to a of manufacturing a silicon dioxide layer (2) of low roughness, comprising the step of: - depositing a layer of silicon dioxide (2) over a substrate (1) by a low pressure chemical vapour deposition (LPCVD) process, the deposition process employing simultaneously a flow of tetraethylorthosilicate (TEOS) as the source material for the film deposition and a flow of a diluant gas that it not reactive with TEOS, so that the diluant gas / TEOS flow ratio is between 0.5 and 100; - annealing said silicon dioxide layer at a temperature between 600°C and 1200°C, for a duration between 10 minutes and 6 hours.

Abstract translation: 本发明涉及一种制造低粗糙度的二氧化硅层（2），包括以下步骤： - 通过低压化学气相沉积（LPCVD）工艺在衬底（1）上沉积二氧化硅层（2） ，同时采用原硅酸四乙酯（TEOS）作为膜沉积的源材料的流动和与TEOS不反应的稀释气体的流动，使得稀释气体/ TEOS流动比在0.5和100之间的沉积方法; - 在600℃至1200℃之间的温度下将所述二氧化硅层退火10分钟至6小时。

公开(公告)号：WO2005106948A1

公开(公告)日：2005-11-10

申请号：PCT/FR2005/001021

申请日：2005-04-25

Applicant: S.O.I.TEC SILICON ON INSULATOR TECHNOLOGIES ,  GHYSELEN, Bruno ,  RAYSSAC, Olivier

Inventor： GHYSELEN, Bruno ,  RAYSSAC, Olivier

IPC: H01L21/78

CPC classification number: H01L21/78 ,  H01L2924/0002 ,  H01L2924/00

Abstract: L'invention concerne un procédé de fabrication d'une pluralité de puces, chaque puce comportant au moins un circuit, le procédé comportant la succession des étapes suivantes : Création des puces sur une couche de matériau semiconducteur, ladite couche étant solidaire d'un substrat, transfert de ladite couche comportant les puces du substrat sur un support, constitution de puces individuelles par le découpage de ladite couche selon un motif de découpage prédéterminé, caractérisé en ce que le procédé comporte également, avant le transfert de la couche sur le support, la constitution sur le support d'un motif de fragilisation correspondant au motif de découpage. L'invention concerne également un procédé de fabrication d'un support associé, et un tel support.

Abstract translation: 本发明涉及一种用于制造多个芯片的方法，每个芯片包括至少一个电路，该方法包括以下连续步骤：在半导体材料层上产生芯片，所述层与衬底成一体; 将包含所述衬底的所述芯片的所述层转移到支撑体上; 通过根据预定的切割图案切割所述层来形成单独的芯片。 本发明的特征在于，所述方法还包括在将层转移到支撑件之前，在支撑件上形成对应于切割图案的弱化图案。 本发明还涉及一种用于制造相关联的支撑件和所述支撑件的方法。

公开(公告)号：WO2005031853A1

公开(公告)日：2005-04-07

申请号：PCT/IB2004/003340

申请日：2004-09-27

Applicant: S.O.I.TEC SILICON ON INSULATOR TECHNOLOGIES ,  UNIVERSITE CATHOLIQUE DE LOUVAIN ,  RASKIN, Jean-Pierre ,  LEDERER, Dimitri ,  BRUNIER, François ,  PONCHAUT, Sylvie

Inventor： RASKIN, Jean-Pierre ,  LEDERER, Dimitri ,  BRUNIER, François ,  PONCHAUT, Sylvie

IPC: H01L21/762

CPC classification number: H01P3/006 ,  H01L21/76254 ,  H01L2223/6627 ,  H01L2924/1903

Abstract: The invention relates to a process for manufacturing a multilayer structure made from semiconducting materials and comprising an active layer, a support layer and an electrically insulating layer between the active layer and the support layer, characterised in that the process comprises modification of the density of carrier traps and / or the electrical charge within the electrically insulating layer, in order to minimise electrical losses in the structure support layer.

Abstract translation: 本发明涉及用于制造由半导体材料制成的多层结构的方法，该方法包括有源层，支撑层和有源层与支撑层之间的电绝缘层，其特征在于该方法包括改变载体的密度 捕获和/或电绝缘层内的电荷，以便最小化结构支撑层中的电损耗。

公开(公告)号：WO2005031852A1

公开(公告)日：2005-04-07

申请号：PCT/IB2004/003324

申请日：2004-09-30

Applicant: S.O.I.TEC SILICON ON INSULATOR TECHNOLOGIES ,  DAVAL, Nicolas ,  GHYSELEN, Bruno ,  AULNETTE, Cécile ,  RAYSSAC, Olivier ,  CAYREFOURCQ, Ian

Inventor： DAVAL, Nicolas ,  GHYSELEN, Bruno ,  AULNETTE, Cécile ,  RAYSSAC, Olivier ,  CAYREFOURCQ, Ian

IPC: H01L21/762

CPC classification number: H01L21/76251 ,  H01L21/2007 ,  H01L21/76254 ,  Y10S438/933

Abstract: The invention provides a method of producing a structure comprising a thin layer (2") of semiconductive material on a support substrate (20), said thin layer (2") being obtained from a donor substrate (10) comprising an upper layer (2) of semiconductor material, the method being characterized in that it comprises: - forming on said upper layer (2) a bonding layer (3) of a material that accepts diffusion of an element of the material of the upper layer (2); - cleaning said bonding layer (3) for mastering its bonding adhesion; - bonding the donor substrate (10), from the side of the bonding layer (3) previously formed on the upper layer (2) and cleaned, to the support substrate (20); and - diffusing said element from the upper layer into the bonding layer to homogenize the concentration of said element in the bonding layer and said upper layer, to constitute said thin layer (2") of the structure with said bonding layer and said upper layer.

Abstract translation: 本发明提供一种制造包括半导体材料薄层（2“）的结构在支撑衬底（20）上的方法，所述薄层（2”）由施主衬底（10）获得，所述施主衬底（10）包括上层 ），其特征在于包括：在所述上层（2）上形成接受上层（2）的材料的元素的扩散的材料的接合层（3）; - 清洁所述粘合层（3），用于掌握其粘合粘合; 从所述上层（2）上预先形成的所述接合层（3）的一侧将所述施主基板（10）接合并清洁到所述支撑基板（20）; 以及 - 将所述元件从所述上层扩散到所述接合层中，以使所述结合层和所述上层中的所述元素的浓度均匀化，以用所述接合层和所述上层构成所述结构的所述薄层（2“）。

公开(公告)号：WO2005015631A1

公开(公告)日：2005-02-17

申请号：PCT/IB2004/002969

申请日：2004-08-11

Applicant: S.O.I.TEC SILICON ON INSULATOR TECHNOLOGIES ,  MALEVILLE, Christophe

Inventor： MALEVILLE, Christophe

IPC: H01L21/762

CPC classification number: H01L21/02032 ,  H01L21/76254 ,  H01L21/76259

Abstract: A method for producing thin layers of a material selected among semiconductor materials from a donor wafer successively comprises the following steps: (a) formation of a first weakened region in the wafer below a first of its faces and at a depth corresponding substantially to a thin-layer thickness, (b) detachment of a first thin layer from the wafer at the level of the first weakened region, the first thin layer being the part of the wafer lying on the side of the first weakened region next to the first face, (c) formation of a second weakened region in the wafer below the second of its faces and at a depth corresponding substantially to a thin-layer thickness (d) detachment of a second thin layer from the wafer at the level of the second weakened region, the second thin layer being the part of the wafer lying on the side of the first weakened region next to the second face. These steps are sequenced without an intermediate recycling step so as to save on the recycling operations. Application in particular to the production of semiconductor-on-insulator structures.

Abstract translation: 从供体晶片连续地制造从半导体材料中选择的材料的薄层的方法，其连续包括以下步骤：（a）在晶片的第一面下方形成第一弱化区域，并且基本上与薄 层厚度，（b）在第一弱化区域的水平处从晶片上分离第一薄层，第一薄层是位于第一面旁边的第一弱化区域侧的晶片的一部分， （c）在其第二表面下方的晶片中形成第二弱化区域，并且在基本上对应于在第二弱化区域的水平处的第二薄层与晶片的薄层厚度（d）分离的深度 所述第二薄层是位于所述第二面旁边的所述第一弱化区域侧的所述晶片的一部分。 这些步骤在没有中间回收步骤的情况下进行排序，以节省回收操作。 特别适用于绝缘体上半导体结构的制造。

公开(公告)号：WO2005013338A2

公开(公告)日：2005-02-10

申请号：PCT/FR2004/002040

申请日：2004-07-29

Applicant: S.O.I.TEC SILICON ON INSULATOR TECHNOLOGIES ,  GHYSELEN, Bruno ,  RAYSSAC, Olivier

Inventor： GHYSELEN, Bruno ,  RAYSSAC, Olivier

IPC: H01L21/00

CPC classification number: H01L21/76259 ,  H01L21/76254

Abstract: Procédé de réalisation d'une structure à plusieurs couches destinée à l'électronique, l'optique ou l'optoélectronique comprenant une couche enterrée. Le procédé comprend les étapes successives suivantes : a) formation de couches de la structure, comprenant la formation de la couche enterrée ; b) traitement chimique de la structure employant des espèces chimiques aptes à graver sensiblement le matériau constituant la couche enterrée. L'étape a) comprend la formation sur la couche enterrée d'une couche de protection, elle aussi enterrée, en un matériau choisi pour résister suffisamment à l'attaque chimique d'espèces chimiques du traitement mis en œuvre lors de l'étape b), condamnant ainsi des accès possibles à la couche enterrée par lesquels ces espèces pourraient s'infiltrer. L'invention concerne en outre une application du procédé à la réalisation de structures destinées à l'électronique, l'optique ou l'optoélectronique.

Abstract translation:

处理程序; 实现一个结构＆agrave; 打算使用几层 电子学，光学或光电子学，包括埋层。 d＆oacute的过程; 包括以下连续步骤：a）形成结构层，包括形成掩埋层; （b）采用合适的化学物质对结构进行化学处理; 基本上蚀刻构成掩埋层的材料。 步骤a）包括在选择足够强的材料的掩埋层上形成掩埋保护层。 在阶段（b）中实施的处理的化学物质的化学攻击，从而谴责可能的加速; 这些物种可能渗透的掩埋层。 本发明还涉及该方法的应用 ＆Agrave; 旨在实现的结构 电子学，光学或光电子学。

公开(公告)号：WO2005013318A3

公开(公告)日：2005-02-10

申请号：PCT/FR2004/002038

申请日：2004-07-29

Applicant: S.O.I.TEC SILICON ON INSULATOR TECHNOLOGIES ,  MALEVILLE, Christophe ,  NEYRET, Eric ,  BEN MOHAMED, Nadia

Inventor： MALEVILLE, Christophe ,  NEYRET, Eric ,  BEN MOHAMED, Nadia

IPC: H01L21/762

Abstract: L’invention concerne un procédé de réalisation d’une structure comprenant une couche mince de matériau semi-conducteur sur un substrat, comportant les étapes consistant à : réaliser une implantation d’espèces, sous une face d’un substrat donneur à partir duquel la couche mince doit être réalisée, de manière à créer une zone de fragilisation dans l’épaisseur du substrat donneur ; mettre en contact intime la face du substrat donneur ayant subi l’implantation avec un substrat support ; détacher le substrat donneur au niveau de la zone de fragilisation, pour transférer une partie du substrat donneur sur le substrat support et former la couche mince sur celui-ci ; caractérisé en ce que : l’étape d’implantation met en oeuvre une co-implantation d’au moins deux espèces atomiques différentes de manière à minimiser les rugosités basses fréquences au niveau de la structure obtenue après détachement ; et le procédé comporte en outre une étape de finition comprenant au moins une opération de recuit thermique rapide de manière à minimiser les rugosités hautes fréquences au niveau de la structure obtenue après détachement.

公开(公告)号：WO2005004233A1

公开(公告)日：2005-01-13

申请号：PCT/FR2004/001369

申请日：2004-06-03

Applicant: S.O.I.TEC SILICON ON INSULATOR TECHNOLOGIES ,  COMMISSARIAT A L'ENERGIE ATOMIQUE ,  AULNETTE, Cécile ,  BATAILLOU, Benoît ,  GHYSELEN, Bruno ,  MORICEAU, Hubert

Inventor： AULNETTE, Cécile ,  BATAILLOU, Benoît ,  GHYSELEN, Bruno ,  MORICEAU, Hubert

IPC: H01L21/762

CPC classification number: H01L21/76254 ,  H01L21/76259

Abstract: L'invention concerne un procédé d'obtention d'une structure comprenant au moins un substrat support (3), une couche ultramince issue d'un substrat source (1) notamment en matériau semi-conducteur et éventuellement une couche intercalaire et comprenant les étapes consistant à : a) coller par adhésion moléculaire un substrat support (3) sur la face avant (10) d'un substrat source (1) qui présente une zone de fragilisation (12) délimitant une couche utile (13) à transférer dont l'épaisseur est notablement plus grande que celle de ladite couche ultramince (130), b) détacher ledit substrat support (3) du reste (14) du substrat source (1), le long de ladite zone de fragilisation (12), de façon à obtenir une structure intermédiaire comprenant au moins ladite couche utile (13) transférée et ledit substrat support (3), c) procéder à l'amincissement de ladite couche utile (13) transférée jusqu'à obtenir ladite couche ultra mince.Application à la fabrication de substrats dans les domaines de l'électronique, l'optoélectronique ou l'optique.

Abstract translation: 本发明涉及一种用于获得具有至少一个支撑衬底（3）的结构的方法，由源衬底（1）制成的超薄层，特别是由半导体材料制成并且可选地具有插入层。 本发明的方法包括以下步骤：a）通过分子粘合将支撑衬底（3）粘附到具有限定有用层的脆性区域（12）的源衬底（1）的正面（10） 13），其宽度明显大于所述超薄层（130）的宽度; b）沿着所述脆化区域（12）将所述支撑衬底（3）从所述源衬底（1）的其余部分（14）移除，由此获得至少具有所述转移的有用层（13）和所述支撑衬底（3）的中间结构 ）; c）使该转移的有用层（13）变薄直到获得超薄层。 本发明用于制造电子学，光电子学或光学领域的衬底。

公开(公告)号：WO2004090958A1

公开(公告)日：2004-10-21

申请号：PCT/EP2003/004696

申请日：2003-04-10

Applicant: S.O.I.TEC SILICON ON INSULATOR TECHNOLOGIES ,  CAYREFOURCQ, Ian

Inventor： CAYREFOURCQ, Ian

IPC: H01L21/20

CPC classification number: H01L25/50 ,  H01L21/76254 ,  H01L21/76256 ,  H01L21/76259 ,  H01L2924/0002 ,  H01L2924/00

Abstract: A silicone on insulator device (10) comprising electronical structures (18, 20, 22;46) is assembled with a second device, in particular an electro-optical device or a thermo-optical device (24, 50). The assembling is made in such a manner such as to place the electronical structures as close as possible to functional portions in the elecro-optical or thermo-optical device. After the assembling step, the substrate (12) of the semiconductor device is at least partially removed. Thereby, one obtains a very compact, highly integrated device (28, 44, 60) in which the electronical structures present in the semiconductor device can control functional structures in the electro-optical or thermo-optical device.

Abstract translation: 包括电子结构（18,20,22; 46）的绝缘体上硅器件（10）与第二器件，特别是电光器件或热光器件（24,50）组装在一起。 以这样的方式进行组装，即将电子结构尽可能靠近电光或热光器件中的功能部分。 在组装步骤之后，至少部分地去除半导体器件的衬底（12）。 因此，获得非常紧凑，高度集成的器件（28,44,60），其中存在于半导体器件中的电子结构可以控制电光或热光器件中的功能结构。