公开(公告)号：WO2010026145A1

公开(公告)日：2010-03-11

申请号：PCT/EP2009/061299

申请日：2009-09-01

Applicant: CONTINENTAL TEVES AG & CO. OHG ,  KIRSCHBAUM, Andreas ,  KABULEPA, Lukusa Didier

Inventor： KIRSCHBAUM, Andreas ,  KABULEPA, Lukusa Didier

IPC: G06F9/30 ,  G06F9/38 ,  G06F11/34

CPC classification number: G06F9/3869 ,  G06F9/30003 ,  G06F9/30145 ,  G06F11/348

Abstract: Mikroprozessor, umfassend eine Pipeline-Mikroarchitektur (1) und eine Pipelineblasen-Erfassungseinrichtung (2), wobei die Pipelineblasen-Erfassungseinrichtung (2) eine Minimal-Abarbeitungstaktzyklen-Ermittlungseinheit (3) zur Ermittlung einer minimalen und/oder optimalen Anzahl an Abarbeitungstaktzyklen eines oder mehrerer Programmbefehle aufweist, die die Pipeline-Mikroarchitektur (1) durchlaufen und/oder von dieser bearbeitet werden.

Abstract translation: 微处理器，包括：管道微架构（1）和管道气泡检测装置（2），其中，所述管道气泡检测装置（2）一个最小执行时钟周期判断单元（3），用于确定一个或一个以上的处理时钟周期的最小和/或最佳数目， 通过管道微架构包括程序指令（1）和/或由后者进行处理。

公开(公告)号：WO2007017445A1

公开(公告)日：2007-02-15

申请号：PCT/EP2006/064977

申请日：2006-08-02

Applicant: CONTINENTAL TEVES AG & CO. OHG ,  FEY, Wolfgang ,  KIRSCHBAUM, Andreas ,  TRASKOV, Adrian

Inventor： FEY, Wolfgang ,  KIRSCHBAUM, Andreas ,  TRASKOV, Adrian

IPC: G06F11/10 ,  G06F11/16

CPC classification number: G06F11/1048 ,  G06F11/1641 ,  G06F11/1654

Abstract: Mikroprozessorsystem (60) zur Steuerung bzw. Regelung von zumindest zum Teil sicherheitskritischen Prozessen umfassend zwei in einem Chipgehäuse integrierte Zentralrecheneinheiten (1,2), ein erstes und ein zweites Bussystem, zumindest einen vollständiger Speicher (7) am ersten Bussystem, Prüfdaten in einem oder mehreren Prüfdatenspeichern, die mit Daten des Speichers am ersten Bussystem zusammenhängen, wobei der Prüfdatenspeicher kleiner als der vollständige Speicher ist, und dass die Bussysteme Vergleichs- und/oder Treiberkomponenten umfassen, welche den Datenaustausch und/oder Vergleich von Daten zwischen den beiden Bussystemen ermöglichen, bei dem der oder die Prüfdatenspeicher am ersten Bussystem angeordnet ist/sind, und am zweiten Bussystem weder ein Prüfdatenspeicher, noch ein Speicher angeordnet ist, welcher zur Absicherung von Daten des Speichers am ersten Buseingesetzt wird. Die Erfindung betrifft weiterhin die Verwendung des obigen Mikroprozessorssystems in Kraftfahrzeugsteuergeräten.

Abstract translation: 微处理器系统（60）包括用于控制或至少集成在一个芯片外壳中央处理单元（1,2），第一和第二总线系统，至少一个完整的存储器（7）在一个第一总线系统和测试数据上或过程中的两个的安全关键部分的调节 与所述第一总线系统上的存储器，其中，所述校验数据是比完整存储器较小的数据相关联的更多Prüfdatenspeichern，并且所述总线系统的比较和/或驱动程序组件包括启用和/或两个总线系统之间的数据的比较数据的交换， 其中所述或校验数据被设置在第一总线系统上是/是，和第二总线系统，既不是测试数据存储器上，存储器仍然布置，其是用于将数据从所述第一Buseingesetzt存储器的保护。 本发明还涉及一种在机动车辆的控制装置使用上述微处理器系统。

公开(公告)号：WO2004049159A3

公开(公告)日：2005-05-19

申请号：PCT/EP0312630

申请日：2003-11-12

Applicant: CONTINENTAL TEVES AG & CO OHG ,  TRASKOV ADRIAN ,  KIRSCHBAUM ANDREAS ,  EHRENBERG THORSTEN ,  KIRSCH TASSO ,  VOSS BURKART

Inventor： TRASKOV ADRIAN ,  KIRSCHBAUM ANDREAS ,  EHRENBERG THORSTEN ,  KIRSCH TASSO ,  VOSS BURKART

IPC: G06F11/267 ,  G06F11/34

CPC classification number: G06F11/348 ,  G06F11/2221

Abstract: The invention relates to an analysis device for an embedded system (9) comprising a CPU (1), a CPU bus (2) and a memory (3). The embedded system has at least one communication module (4) for the input or output of analysis data via a test interface (5). The communication module permits the internal memory and the input and output access operations of the embedded system to be monitored and/or logged without using the clock cycles of the CPU (1).

Abstract translation: 本发明涉及一种分析装置（9）包括一个CPU的嵌入式系统（1），一个CPU总线（2）和一个存储器（3）。 该嵌入式系统具有至少用于通过测试接口（5）输入或分析数据的输出的通信模块（4）。 与CPU（1）的通信模块可以被监测，内部存储器和I / O的嵌入式系统的访问和/或记录，而不时钟周期的消耗。

公开(公告)号：WO2004049159A2

公开(公告)日：2004-06-10

申请号：PCT/EP2003/012630

申请日：2003-11-12

Applicant: CONTINENTAL TEVES AG & CO. OHG ,  TRASKOV, Adrian ,  KIRSCHBAUM, Andreas ,  EHRENBERG, Thorsten ,  KIRSCH, Tasso ,  VOSS, Burkart

Inventor： TRASKOV, Adrian ,  KIRSCHBAUM, Andreas ,  EHRENBERG, Thorsten ,  KIRSCH, Tasso ,  VOSS, Burkart

IPC: G06F11/22

CPC classification number: G06F11/348 ,  G06F11/2221

Abstract: Beschrieben ist eine Analyseeinrichtung für ein eingebettetes System (9), welches eine CPU (1), einen CPU-Bus (2) und einen Speicher (3) umfasst. Das eingebettete System weist zumindest ein Kommunikationsmodul (4) für die Ein- bzw. Ausgabe von Analysedaten über eine Testschnittstelle (5) auf. Mit dem Kommunikationsmodul kann ohne Verbrauch von Taktzyklen der CPU (1) der interne Speicher und I/O-Zugriffe des eingebetteten Systems überwacht und/oder protokolliert werden.

Abstract translation: 本发明涉及一种分析装置（9）包括一个CPU的嵌入式系统（1），一个CPU总线（2）和一个存储器（3）。 该嵌入式系统具有至少用于通过测试接口（5）输入或分析数据的输出的通信模块（4）。 与CPU（1）的通信模块可以被监测，内部存储器和I / O的嵌入式系统的访问和/或记录，而不时钟周期的消耗。

公开(公告)号：WO2009077813A1

公开(公告)日：2009-06-25

申请号：PCT/IB2007/055170

申请日：2007-12-17

Applicant: FREESCALE SEMICONDUCTOR, INC. ,  Continental Teves AG & Co. oHG, ,  REIPOLD, Anthony ,  AMJADI, Houman ,  KABULEPA, Lukusa D. ,  KIRSCHBAUM, Andreas ,  TRASKOV, Adrian

Inventor： REIPOLD, Anthony ,  AMJADI, Houman ,  KABULEPA, Lukusa D. ,  KIRSCHBAUM, Andreas ,  TRASKOV, Adrian

IPC: G06F12/02

CPC classification number: G06F12/0284 ,  G06F12/1416

Abstract: A memory mapping system (30) is connectable to a multi-processing arrangement (1). The multi-processing arrangement (1) includes a first processing unit and a second processing unit. The memory mapping system (30) includes a main memory to which the second processing unit does not have write access, the main memory including a first memory section (31) and a second memory section (32). An associated memory (9a-9m) is associated with the second memory section (32). The associated memory (9a-9m) includes a memory section to which the second processing unit has write access. A consistency control unit can maintaining consistency between data stored in the associated memory (9a-9m) and data stored in the second memory section (32).

Abstract translation: 存储器映射系统（30）可连接到多处理装置（1）。 多处理装置（1）包括第一处理单元和第二处理单元。 存储器映射系统（30）包括第二处理单元不具有写访问权的主存储器，主存储器包括第一存储器部分（31）和第二存储器部分（32）。 相关联的存储器（9a-9m）与第二存储器部分（32）相关联。 相关联的存储器（9a-9m）包括第二处理单元具有写访问的存储部分。 一致性控制单元可以保持存储在相关存储器（9a-9m）中的数据和存储在第二存储器部分（32）中的数据之间的一致性。

公开(公告)号：WO2007017445A8

公开(公告)日：2007-08-30

申请号：PCT/EP2006064977

申请日：2006-08-02

Applicant: CONTINENTAL TEVES AG & CO OHG ,  FEY WOLFGANG ,  KIRSCHBAUM ANDREAS ,  TRASKOV ADRIAN

Inventor： FEY WOLFGANG ,  KIRSCHBAUM ANDREAS ,  TRASKOV ADRIAN

IPC: G06F11/10 ,  G06F11/16

CPC classification number: G06F11/1048 ,  G06F11/1641 ,  G06F11/1654

Abstract: The invention relates to a microprocessor system (60) for controlling and/or regulating at least partly security-critical processes, which system comprises two central processing units (1, 2) integrated into a chip housing, a first and a second bus system, at least one complete memory (7) on the first bus system, and check data in one or more check data memories, said data being related to data of the memory in the first bus system. The check data memory is smaller than the complete memory. The bus systems comprise comparative and/or driver components which facilitate data exchange and/or comparison of data between the two bus systems. The one or more check data memories are arranged on the first bus system. On the second bus system, neither a check data memory nor a memory safeguarding data of the memory on the first bus is used. The invention also relates to the use of the inventive microprocessor system in automotive control devices.

Abstract translation: 微处理器系统（60）包括用于控制或至少集成在一个芯片外壳中央处理单元（1,2），第一和第二总线系统，至少一个完整的存储器（7）在一个第一总线系统和测试数据上或过程中的两个的安全关键部分的调节 与所述第一总线系统上的存储器，其中，所述校验数据是比完整存储器较小的数据相关联的更多Prüfdatenspeichern，并且所述总线系统的比较和/或驱动程序组件包括启用和/或两个总线系统之间的数据的比较数据的交换， 其中所述或校验数据被设置在第一总线系统上是/是，和第二总线系统，既不是测试数据存储器上，存储器仍然布置，其是用于将数据从所述第一Buseingesetzt存储器的保护。 本发明还涉及上述微处理器系统在机动车辆控制装置中的用途。

公开(公告)号：WO2003050624A1

公开(公告)日：2003-06-19

申请号：PCT/EP2002/013943

申请日：2002-12-09

Applicant: CONTINENTAL TEVES AG & CO. OHG ,  FEY, Wolfgang ,  TRASKOV, Adrian ,  KIRSCHBAUM, Andreas

Inventor： FEY, Wolfgang ,  TRASKOV, Adrian ,  KIRSCHBAUM, Andreas

IPC: G05B9/03

CPC classification number: G05B9/03

Abstract: Die Erfindung betrifft ein mehrkerniges redundantes Kontrollrechnersystem (5), bei dem mit mindestens zwei Kontrollrechner (1, 2), welche neben jeweils einem Rechnerkern mit teil- oder vollredundanten Peripherieelementen und teil- oder vollredundanten Speicherelementen ausgestattet sind, auf einem gemeinsamen Chipträger (28) oder einem gemeinsamen Chip (7, 27) integriert sind, wobei die mindestens zwei Kontrollrechner (1, 2) mit mindestens einer gemeinsamen ersten Arbitrationseinheit (9), welche die Kontrollrechner (1, 2) auf eine Fehlfunktion hin überwacht, verbunden sind. Weiterhin betrifft die Erfindung einen Rechnerverbund (11) aus mindestens zwei miteinander direkt oder indirekt kommunizierenden Rechnerblöcken (32, 32 ), wobei mindestens ein Rechnerblock (32, 32 ) zwei Kontrollrechner (1, 2) beinhaltet, welche neben jeweils einem Rechnerkern mit teil- oder vollredundanten Peripherieelementen und teil- oder vollredundanten Speicherelementen ausgestattet sind, auf einem gemeinsamen Chipträger (28) oder einem gemeinsamen Chip (7, 27) integriert sind. Des weiteren betrifft die Erfindung die Verwendung des Rechnerverbunds (11) in einem Fahrzeugkontrollrechner.

Abstract translation: 本发明涉及一种多核冗余控制计算机系统（5），其中，至少两个控制计算机（1,2），其被设置旁各自具有部分地或完全冗余外围元件和部分或完全冗余的存储器元件的处理器核心，在共同的芯片载体上的（28） 或一个接头片（7，27）被集成，其中该至少两个控制计算机（1,2）具有至少一个共同的第一仲裁单元（9），这是控制计算机（1，2）监视故障出连接。 此外，本发明涉及至少两种的计算机网络（11）彼此直接或间接地进行通信的计算机块（32，32），所述至少一个算术块（32，32）具有两个控制计算机（1，2）包括，其中除了各自具有部分地由处理器核心 或完全冗余外围元件和部分或完全冗余的存储器元件被装配在共同的芯片载体（28）或一个接头片（7，27）都集成在。 本发明还涉及一种在车辆控制计算机使用的计算机组件（11）的。

公开(公告)号：WO2003025936A3

公开(公告)日：2003-03-27

申请号：PCT/EP2002/009891

申请日：2002-09-04

Applicant: CONTINENTAL TEVES AG & CO. OHG ,  FEY, Wolfgang ,  TRASKOV, Adrian ,  KIRSCHBAUM, Andreas ,  ZYDEK, Michael

Inventor： FEY, Wolfgang ,  TRASKOV, Adrian ,  KIRSCHBAUM, Andreas ,  ZYDEK, Michael

IPC: G06F11/10

Abstract: Beschrieben ist ein Rechnersystem (50) umfassend mindestens eine Zentralrecheneinheit (1), mindestens einen mit der Zentralrecheneinheit und Speicherelementen (4,20,60,70) verbundenen Datenbus (30), wobei die Speicherelemente mindestens einen Programmspeicher (15,20) und einen oder mehrere Prüfdatenspeicher (16,60,70) umfassen und wobei der Prüfdatenspeicher ein Teil (16,60) des Programmspeichers (4,20) und/oder ein Teil (70) eines separat angeordneten Speicherelements ist, und bei dem mindestens eine Prüfdatenerzeugungseinrichtung (3,6,8, 90,100) zur Auswertung und/oder Speicherung von am Datenbus anliegenden Daten (80) und/oder zur Erzeugung von Prüfdaten (130,140,160) vorgesehen ist.Die Erfindung betrifft auch ein Verfahren zur Erkennung von Fehlern während Speicherzugriffen auf einen Programmspeicher (4,20), bei dem zusätzlich spaltenweise Prüfdaten abgelegt werden, welche unter Verwendung der abzusichernden Daten erzeugt wurden, und bei dem eine Fehlererkennungseinrichtung (3,6,8,90,100) selbstständig auf den Datenbus (30) und/oder den Adreßbus (21) zugreift und/oder die Fehlererkennungseinrichtung den durch eine Zentralrecheneinheit (1) veranlaßten Busverkehr verfolgt und dabei Daten sammelt.

公开(公告)号：WO03025936A2

公开(公告)日：2003-03-27

申请号：PCT/EP0209891

申请日：2002-09-04

Applicant: CONTINENTAL TEVES AG & CO OHG ,  FEY WOLFGANG ,  TRASKOV ADRIAN ,  KIRSCHBAUM ANDREAS ,  ZYDEK MICHAEL

Inventor： FEY WOLFGANG ,  TRASKOV ADRIAN ,  KIRSCHBAUM ANDREAS ,  ZYDEK MICHAEL

IPC: B60T8/17 ,  B60T8/00 ,  B60T17/18 ,  G06F11/08 ,  G06F11/10 ,  G06F11/263 ,  G06F11/28 ,  G06F12/16 ,  G11C20060101 ,  G11C5/00 ,  G11C

CPC classification number: G06F11/1004 ,  G11C2029/1208 ,  G11C2029/5606

Abstract: The invention relates to a computer system (50) comprising at least one central processing unit (1) and at least one data bus (30) that is connected to the central processing unit and memory elements (4,20,60,70), which comprise at least one programme memory (15, 20) and one or more test data memories (16, 60, 70). The test data memory constitutes part (16, 60) of the programme memory (4, 20) and/or part (70) of a separately located memory element. At least one test data generation device (3, 6, 8, 90, 100) is provided for evaluating and/or saving data (80) that is present in the data bus and/or for generating test data (130, 140, 160). The invention also relates to a method for identifying errors when the programme memory (4, 20) is being accessed. According to said method, test data, which has been generated using the data to be saved, is additionally stored in columns and an error identification device (3, 6, 8, 90, 100) independently accesses the data bus (30) and/or the address bus (21), and/or the error identification device tracks the bus traffic initiated by the central processing unit (1) and collects data.

Abstract translation: 描述了一种包括计算机系统（50）的至少一个中央处理单元（1），至少一个与连接到数据总线（30）的中央处理单元和存储器元件（4,20,60,70），其特征在于至少一个程序存储器（15,20）和一个的存储元件 或多个测试数据存储器（16,60,70），并且其中，所述校验数据包括所述程序存储器（4,20）和/或一个部分（70）的一部分（16,60）是单独设置的存储元件，并且其中所述（至少一个Prüfdatenerzeugungseinrichtung 3,6,8，90100）提供了一种用于评估和/或存在于数据总线上的数据的存储（80）和/或用于检查数据的生成（130140160）。本发明还涉及一种用于存储器中检测错误访问上的程序存储器 （4.20），被存储在附加的列方向的测试数据，将其使用对冲数据生成的，并且其中，所述误差检测装置 （3,6,8,90,100）独立地访问所述数据总线（30）和/或地址总线（21）和/或故障检测装置，以通过一中央处理单元（1），接着促使总线，从而收集数据。

公开(公告)号：WO2007017444A1

公开(公告)日：2007-02-15

申请号：PCT/EP2006/064976

申请日：2006-08-02

Applicant: CONTINENTAL TEVES AG & CO. OHG ,  FEY, Wolfgang ,  KIRSCHBAUM, Andreas ,  TRASKOV, Adrian

Inventor： FEY, Wolfgang ,  KIRSCHBAUM, Andreas ,  TRASKOV, Adrian

IPC: G06F11/10 ,  G06F11/16

CPC classification number: G06F11/1641 ,  G06F11/1048

Abstract: Mikroprozessorsystem (50) zur Steuerung bzw. Regelung von zumindest zum Teil sicherheitskritischen Prozessen umfassend zwei in einem Chipgehäuse integrierte Zentralrecheneinheiten (1,2), ein erstes und ein zweites Bussystem, zumindest einen vollständiger Speicher (7) am ersten Bussystem, mindestens einen Prüf datenspeicher (51) am zweiten Bussystem, welcher gegenüber dem vollständige Speicher am ersten Bussystem einen reduzierten Speicherumfang hat und in dem Prüfdaten gespeichert sind, die mit Daten des Speichers (7) am ersten Bussystem zusammenhängen, wobei die Bussysteme Vergleichs- und/oder Treiberkomponenten umfassen, welche den Datenaustausch und/oder Vergleich von Daten zwischen den beiden Bussystemen ermöglichen und wobei zumindest am zweiten Bussystem ein Hardware-Prüf datengenerator (4) angeordnet ist, wobei zumindest ein Teil des vollständigen Speichers am ersten Bus mittels eines weiteren Prüfdatenspeichers (5) und Prüfdaten am ersten Bus zusätzlich abgesichert ist. Die Erfindung betrifft außerdem die Verwendung des obigen Mikroprozessorsystems in Kraftfahrzeugsteuergeräten.

Abstract translation: 微处理器系统（50）包括用于控制或至少集成在一个芯片外壳中央处理单元（1,2），第一和第二总线系统，至少一个完整的存储器（7）的第一总线系统上，至少一个测试数据存储器中的过程中的两个的安全关键部分的调节 （51）在第二总线系统，它是相对的满存储在所述第一总线系统上具有的存储器和减少的量存储在测试数据与连接到第一总线系统中的存储器（7）的数据，其中所述总线系统的比较和/或驱动程序组件， 这允许数据和/或所述两个总线系统之间数据的比较的交换，其中一个硬件测试位于数据生成器（4）至少在第二总线系统，其中，所述完整的存储器到第一总线的至少一部分另一Prüfdatenspeichers的装置（5）和测试数据 另外固定到所述第一总线 是。 本发明还涉及在机动车辆的控制装置使用上述微处理器系统。