公开(公告)号：WO2009090502A1

公开(公告)日：2009-07-23

申请号：PCT/IB2008/050149

申请日：2008-01-16

Applicant: FREESCALE SEMICONDUCTOR, INC. ,  ROHLEDER, Michael ,  HAY, Gary ,  MUELLER, Stephan ,  THANNER, Manfred

Inventor： ROHLEDER, Michael ,  HAY, Gary ,  MUELLER, Stephan ,  THANNER, Manfred

IPC: G06F11/00 ,  G06F12/14

CPC classification number: G06F11/1645 ,  G06F11/10 ,  G06F11/1654 ,  G06F2201/845

Abstract: A system (100) comprises a first master element (110, 910); and at least one shared communication element (130, 940) arranged to operably couple the first master element (110, 910) to at least one slave element (140, 150, 170). The system (100) further comprises at least one validation element (180, 190, 960, 970, 980, 990) located on at least one further validation path (114, 124, 117) located between the first master element (110, 910) and the at least one slave element (140, 150, 170), wherein the at least one validation element (180, 190, 960, 970, 980, 990) is arranged to validate at least one of: at least one access request by the first master element (110, 910); and a response to an access request from the at least one slave element (140, 150, 170).

Abstract translation: 系统（100）包括第一主元件（110,910）; 以及布置成可操作地将第一主元件（110,910）耦合到至少一个从属元件（140,150,170）的至少一个共享通信元件（130,940）。 所述系统（100）还包括至少一个确定元件（180,190,960,970,980,990），位于所述第一主元件（110,910）之间的至少一个另外的验证路径（114,124,117）上， ）和所述至少一个从属元件（140,150,170），其中所述至少一个验证元件（180,190,990,970,980,990）被布置成验证以下至少一个：至少一个访问请求 通过第一主元件（110,910）; 以及对来自所述至少一个从属元件（140,150,170）的访问请求的响应。

公开(公告)号：WO2007017445A1

公开(公告)日：2007-02-15

申请号：PCT/EP2006/064977

申请日：2006-08-02

Applicant: CONTINENTAL TEVES AG & CO. OHG ,  FEY, Wolfgang ,  KIRSCHBAUM, Andreas ,  TRASKOV, Adrian

Inventor： FEY, Wolfgang ,  KIRSCHBAUM, Andreas ,  TRASKOV, Adrian

IPC: G06F11/10 ,  G06F11/16

CPC classification number: G06F11/1048 ,  G06F11/1641 ,  G06F11/1654

Abstract: Mikroprozessorsystem (60) zur Steuerung bzw. Regelung von zumindest zum Teil sicherheitskritischen Prozessen umfassend zwei in einem Chipgehäuse integrierte Zentralrecheneinheiten (1,2), ein erstes und ein zweites Bussystem, zumindest einen vollständiger Speicher (7) am ersten Bussystem, Prüfdaten in einem oder mehreren Prüfdatenspeichern, die mit Daten des Speichers am ersten Bussystem zusammenhängen, wobei der Prüfdatenspeicher kleiner als der vollständige Speicher ist, und dass die Bussysteme Vergleichs- und/oder Treiberkomponenten umfassen, welche den Datenaustausch und/oder Vergleich von Daten zwischen den beiden Bussystemen ermöglichen, bei dem der oder die Prüfdatenspeicher am ersten Bussystem angeordnet ist/sind, und am zweiten Bussystem weder ein Prüfdatenspeicher, noch ein Speicher angeordnet ist, welcher zur Absicherung von Daten des Speichers am ersten Buseingesetzt wird. Die Erfindung betrifft weiterhin die Verwendung des obigen Mikroprozessorssystems in Kraftfahrzeugsteuergeräten.

Abstract translation: 微处理器系统（60）包括用于控制或至少集成在一个芯片外壳中央处理单元（1,2），第一和第二总线系统，至少一个完整的存储器（7）在一个第一总线系统和测试数据上或过程中的两个的安全关键部分的调节 与所述第一总线系统上的存储器，其中，所述校验数据是比完整存储器较小的数据相关联的更多Prüfdatenspeichern，并且所述总线系统的比较和/或驱动程序组件包括启用和/或两个总线系统之间的数据的比较数据的交换， 其中所述或校验数据被设置在第一总线系统上是/是，和第二总线系统，既不是测试数据存储器上，存储器仍然布置，其是用于将数据从所述第一Buseingesetzt存储器的保护。 本发明还涉及一种在机动车辆的控制装置使用上述微处理器系统。

公开(公告)号：WO2004061666A2

公开(公告)日：2004-07-22

申请号：PCT/US2003/036345

申请日：2003-11-13

Applicant: INTEL CORPORATION

Inventor： NGUYEN, Hang ,  TU, Steven ,  HONCHARIK, Alexander ,  JAMIL, Sujat

IPC: G06F11/14

CPC classification number: G06F11/1641 ,  G06F11/1654 ,  G06F2201/845

Abstract: A processor includes first and second execution cores that operate in a redundant (FRC) mode, an FRC check unit to compare results from the first and second execution cores, and an error check unit to detect recoverable errors in the first and second cores. The error detector disables the FRC checker, responsive to detection of a recoverable error. A multi-mode embodiment of the processor implements a multi-core mode in addition to the FRC mode. An arbitration unit regulates access to resources shared by the first and second execution cores in multi-core mode. The FRC checker is located proximate to the arbitration unit in the multi-mode embodiment.

Abstract translation: 处理器包括以冗余（FRC）模式操作的第一和第二执行核心，用于比较来自第一和第二执行核心的结果的FRC检查单元和用于检测第一和第二核心中的可恢复错误的错误检查单元。 响应于检测到可恢复的错误，错误检测器禁用FRC检查器。 处理器的多模式实施例除了FRC模式之外还实现多核模式。 仲裁单元以多核心模式来管理由第一和第二执行核共享的资源的访问。 在多模式实施例中，FRC检验器位于仲裁单元附近。

公开(公告)号：WO01002958A1

公开(公告)日：2001-01-11

申请号：PCT/SE2000/001189

申请日：2000-06-08

IPC: G06F11/16 ,  G06F11/08 ,  G06F11/20 ,  G06F15/16

CPC classification number: G06F11/1654 ,  G06F11/1633

Abstract: The present invention relates to a method of supervising parallel processors in a data system that comprises a first system CP-A and a second system CP-B. The method comprises the steps of: generating a first status word STWA in the first system CP-A and a parallel second status word STWB in the second system CP-B; generating in the first system CP-A a first check code CCA from the first status word STWA; generating in the second system CP-B a second check code CCB from the second status word STWB; sending the first check code CCA from the first system CP-A to the second system CP-B; and recreating the first data word STWA in the second system CP-B by evaluating the first check code CCA, the second check code CCB and the second data word STWB.

Abstract translation: 本发明涉及一种在包括第一系统CP-A和第二系统CP-B的数据系统中监视并行处理器的方法。 该方法包括以下步骤：在第二系统CP-B中产生第一系统CP-A中的第一状态字STWA和第二系统CP-B中的并行第二状态字STWB; 在第一系统CP-A中从第一状态字STWA生成第一校验码CCA; 在第二系统CP-B中从第二状态字STWB产生第二检验码CCB; 将第一校验码CCA从第一系统CP-A发送到第二系统CP-B; 以及通过评估第一校验码CCA，第二校验码CCB和第二数据字STWB来重建第二系统CP-B中的第一数据字STWA。

公开(公告)号：WO99030235A2

公开(公告)日：1999-06-17

申请号：PCT/SE1998/002267

申请日：1998-12-09

IPC: G06F11/10 ,  G06F11/16 ,  G06F11/18 ,  G06F11/14

CPC classification number: G06F11/1654 ,  G06F11/1641 ,  G06F11/165

Abstract: The present invention relates to a method of utilizing information made available in a bit error check of data words belonging to instructions read into a processor having a first (11) and a second (11') calculating unit which operate in parallel with one another, a so-called double processor mode. The processor structure also comprises a third and a fourth calculating unit (13, 13') intended for continuously checking for possible bit errors in read-in data words, a comparator (14) for comparing output data from parallel operating units (11, 11'), a diagnostic unit (15) adapted to determine which of the calculating units delivered correct output data when detecting a difference in output data in the comparator (14), and a control unit (16) adapted to control that the output data from the processor structure (1) originates from a calculating unit that has delivered correct output data. The processor switches to a single processor mode when a difference in output data is detected in the comparator. The data words are read directly into respective calculating units (11, 11') without correction for possible bit errors when the processor operates in a double processor mode, and the information from the third and fourth calculating units (13, 13') is used to effect said determination in the diagnostic unit (15). Bit error control and bit error correction are used in a known manner when the processor operates in a single processor mode.

Abstract translation: 本发明涉及一种方法，根据该方法，在验证可能存在属于在具有第一（11）和第二（（11）和（第二） 11'）计算单元以所谓的“双处理器”模式相互并行操作。 该处理器结构还包括第三和第四计算单元（13,13'），用于对所记录的数据字的任何位错误进行连续校验，比较器（14），用于将来自 并行操作的单元（11,11'）;诊断单元（15），被设计为当在比较器（14）中检测到输出数据的差异时确定计算单元已经提供了正确的输出数据， 以及控制单元（16），其被设置为验证来自处理器结构（6）的输出数据来自已提供正确输出数据的计算单元。 当比较器检测到输出数据的差异时，处理器进入“单处理器”模式。 当处理器工作在双处理器模式时，数据字直接在相应的计算单元（11,11'）中读取而不修正任何位错误，并且第三和第四计算单元 13，13'）用于在诊断单元（15）中进行该确定。 当处理器在单处理器模式下工作时，以已知方式使用位错误控制和位错误校正。

公开(公告)号：WO2016142159A1

公开(公告)日：2016-09-15

申请号：PCT/EP2016/053647

申请日：2016-02-22

Applicant: SIEMENS AKTIENGESELLSCHAFT

Inventor： HARSCH, Waldemar

IPC: G06F11/16 ,  G06F11/14

CPC classification number: G06F11/0751 ,  G06F11/0739 ,  G06F11/0796 ,  G06F11/1487 ,  G06F11/1608 ,  G06F11/1641 ,  G06F11/1654

Abstract: Die Erfindung betrifft ein sicherheitsrelevantes Computersystem, insbesondere Eisenbahnsicherungssystem, mit mindestens zwei Hardware-Kanälen (A; B), wobei Speicherprüfergebnisse der Kanäle (A; B) mindestens einem Vergleicher (3) zugeführt sind, der bei Ungleichheit der Speicherprüfergebnisse eine Fehlerreaktion (4) auslöst. Um diversitäre, von Compilern (X, Y) erstellte Software-Programme verwenden zu können, werden Speicherprüfergebnisse (X A , Y A ; X B , Y B ) der diversitären Software-Programme jedes Kanals (A; B) dem Vergleicher (3) zugeführt, wobei die Speicherprüfergebnisse (X A ; X B ) des ersten Software-Programms des ersten und des zweiten Kanals (A; B) miteinander verglichen werden und die Speicherprüfergebnisse (Y A ; Y B ) des zweiten Software-Programms des ersten und des zweiten Kanals (A; B) miteinander verglichen werden.

Abstract translation: 本发明涉及一种安全性的计算机系统，特别是铁路系统，其包括至少两个硬件通道（A; B），其特征在于，所述通道（A; B）的Speicherprüfergebnisse被馈送到至少一个比较器（3）中，Speicherprüfergebnisse的不等式的情况下的错误响应（4） 触发。 每个信道的不同的软件程序（A; B）;为了使用多样的，编译器的（X，Y）中创建的软件程序Speicherprüfergebnisse（XB，YB XA，YA）被提供给比较器（3），其中，所述 Speicherprüfergebnisse所述第一和第二信道的第一软件程序的（XA，XB）（A; B）进行比较，并且所述Speicherprüfergebnisse（YA，YB）的所述第一和第二信道（A; B）的第二软件程序以彼此 进行比较。

公开(公告)号：WO2007017445A8

公开(公告)日：2007-08-30

申请号：PCT/EP2006064977

申请日：2006-08-02

Applicant: CONTINENTAL TEVES AG & CO OHG ,  FEY WOLFGANG ,  KIRSCHBAUM ANDREAS ,  TRASKOV ADRIAN

Inventor： FEY WOLFGANG ,  KIRSCHBAUM ANDREAS ,  TRASKOV ADRIAN

IPC: G06F11/10 ,  G06F11/16

CPC classification number: G06F11/1048 ,  G06F11/1641 ,  G06F11/1654

Abstract: The invention relates to a microprocessor system (60) for controlling and/or regulating at least partly security-critical processes, which system comprises two central processing units (1, 2) integrated into a chip housing, a first and a second bus system, at least one complete memory (7) on the first bus system, and check data in one or more check data memories, said data being related to data of the memory in the first bus system. The check data memory is smaller than the complete memory. The bus systems comprise comparative and/or driver components which facilitate data exchange and/or comparison of data between the two bus systems. The one or more check data memories are arranged on the first bus system. On the second bus system, neither a check data memory nor a memory safeguarding data of the memory on the first bus is used. The invention also relates to the use of the inventive microprocessor system in automotive control devices.

Abstract translation: 微处理器系统（60）包括用于控制或至少集成在一个芯片外壳中央处理单元（1,2），第一和第二总线系统，至少一个完整的存储器（7）在一个第一总线系统和测试数据上或过程中的两个的安全关键部分的调节 与所述第一总线系统上的存储器，其中，所述校验数据是比完整存储器较小的数据相关联的更多Prüfdatenspeichern，并且所述总线系统的比较和/或驱动程序组件包括启用和/或两个总线系统之间的数据的比较数据的交换， 其中所述或校验数据被设置在第一总线系统上是/是，和第二总线系统，既不是测试数据存储器上，存储器仍然布置，其是用于将数据从所述第一Buseingesetzt存储器的保护。 本发明还涉及上述微处理器系统在机动车辆控制装置中的用途。

公开(公告)号：WO2006080433A1

公开(公告)日：2006-08-03

申请号：PCT/JP2006/301305

申请日：2006-01-27

Applicant: 横河電機株式会社 ,  寺山 篤 ,  馬庭 幸雄

Inventor： 寺山 篤 ,  馬庭 幸雄

IPC: G06F11/18

CPC classification number: G06F11/1687 ,  G05B19/0428 ,  G05B2219/24173 ,  G05B2219/24186 ,  G05B2219/24187 ,  G05B2219/25014 ,  G05B2219/25428 ,  G06F9/54 ,  G06F11/0757 ,  G06F11/0796 ,  G06F11/1633 ,  G06F11/1654 ,  G06F11/1683

Abstract: An information processing apparatus, which has first and second apparatuses that execute processes independently of each other, comprises a communication means for executing communication for enabling a synchronous process between the first and second apparatuses; a first process executing means for executing the process in the first apparatus with the communication serving as a trigger; and a second process executing means for executing the process in the second apparatus with the communication serving as a trigger. The communication means comprises a trigger signal transmitting means for transmitting a trigger signal from the first apparatus to the second apparatus; and a response signal transmitting means for transmitting a response signal from the second apparatus to the first apparatus when the second apparatus receives the trigger signal.

Abstract translation: 具有彼此独立执行处理的第一和第二装置的信息处理装置包括：通信装置，用于执行通信以实现第一和第二装置之间的同步处理; 第一处理执行装置，用于以通信作为触发来执行第一装置中的处理; 以及第二处理执行装置，用于以通信作为触发来执行第二装置中的处理。 通信装置包括用于从第一装置向第二装置发送触发信号的触发信号发送装置; 以及响应信号发送装置，用于当第二装置接收到触发信号时，将来自第二装置的响应信号发送到第一装置。

公开(公告)号：WO2006080227A1

公开(公告)日：2006-08-03

申请号：PCT/JP2006/300710

申请日：2006-01-19

Applicant: 横河電機株式会社 ,  寺山 篤 ,  馬庭 幸雄

Inventor： 寺山 篤 ,  馬庭 幸雄

IPC: G06F11/18

CPC classification number: G06F11/165 ,  G06F11/0757 ,  G06F11/1633 ,  G06F11/1637 ,  G06F11/1654

Abstract: An information processing unit having a first device and a second device for independently performing identical process is provided with an abnormality detecting means for detecting an abnormality in the first device, a second device resetting means for resetting the second device, and a first device resetting means for resetting the first device, when an abnormality is detected by the abnormality detecting means. Furthermore, the first device is provided with a matching means for matching data generated by the first device with that generated by the second device, and a resetting means for resetting the second device when the matching means detects that the data do not match and judges that the case is abnormal.

Abstract translation: 具有用于独立执行相同处理的第一装置和第二装置的信息处理单元设置有用于检测第一装置中的异常的异常检测装置，用于重置第二装置的第二装置重置装置和第一装置重置装置 用于当所述异常检测装置检测到异常时，复位所述第一装置。 此外，第一装置设置有用于将由第一装置生成的数据与由第二装置生成的数据进行匹配的匹配装置，以及用于当匹配装置检测到数据不匹配时重置第二装置的复位装置，并且判断该 情况异常。

公开(公告)号：WO2006045788A1

公开(公告)日：2006-05-04

申请号：PCT/EP2005/055516

申请日：2005-10-25

Applicant: ROBERT BOSCH GMBH ,  MUELLER, Bernd ,  BOEHL, Eberhard

Inventor： MUELLER, Bernd ,  BOEHL, Eberhard

IPC: G06F11/16

CPC classification number: G06F11/183 ,  G06F11/1641 ,  G06F11/1654 ,  G06F11/1679 ,  G06F11/1695 ,  G06F2201/845

Abstract: Verfahren und Vorrichtung zur Umschaltung und zum Signalvergleich bei einem Rechnersystem mit wenigstens zwei Verarbeitungseinheiten, wobei Umschaltmittel vorgesehen sind und zwischen wenigstens zwei Betriebsmodi umgeschaltet wird, wobei Vergleichsmittel vorgesehen sind und ein erster Betriebsmodus einem Vergleichsmodus und ein zweiter Betriebsmodus einem Performanzmodus entspricht, dadurch gekennzeichnet, dass wenigstens zwei analoge Signale der Verarbeitungseinheiten derart verglichen werden, dass abhängig von diesen Signalen eine Differenz gebildet wird.

Abstract translation: 用于切换和用于在具有至少两个处理单元，其特征在于，开关装置被提供，并且被操作的至少两种模式之间切换的计算机系统中的信号相比较的方法和装置，所述设置比较装置，以及在第一操作模式到一个比较模式和第二操作模式对应于性能模式，其特征在于 的处理单元中的至少两个模拟信号中，取决于这些信号形成差这样的方式进行比较。