公开(公告)号：WO2017131639A1

公开(公告)日：2017-08-03

申请号：PCT/US2016/014931

申请日：2016-01-26

Applicant: 1/1HEWLETT PACKARD ENTERPRISE DEVELOPMENT LP

Inventor： BENEDICT, Melvin K. ,  BACCHUS, Reza M. ,  HARNOLD, Chi-li-ma

IPC: G11C29/02 ,  G06F11/10

CPC classification number: G11C29/02 ,  G06F11/2215 ,  G11C29/42

Abstract: One example includes a system. The system includes an error injection system. The error injection system includes an error injector to store a programmable control structure to define a memory error. The error injector being further used to inject the memory error into a respective one of a plurality of memory storage elements associated with a memory system at a predetermined address via an address controller and to determine if the memory error at the predetermined address associated with the respective one of the plurality of memory storage elements is corrected via error-correcting code (ECC) memory associated with the memory system.

Abstract translation:

一个例子包括一个系统。 该系统包括一个错误注入系统。 错误注入系统包括一个错误注入器来存储一个可编程控制结构来定义一个内存错误。 错误注入器还用于经由地址控制器将存储器错误注入与预定地址处的存储器系统相关联的多个存储器存储元件中的相应存储器元件中，并且确定与各自的预定地址相关联的存储器错误 通过与存储器系统相关联的纠错码（ECC）存储器校正多个存储器存储元件中的一个。

公开(公告)号：WO2011016115A1

公开(公告)日：2011-02-10

申请号：PCT/JP2009/063827

申请日：2009-08-04

Applicant: 富士通株式会社 ,  山上 義仁

Inventor： 山上　義仁

IPC: G06F11/34

CPC classification number: G06F11/0787 ,  G06F11/0793 ,  G06F11/2215

Abstract: 　コンピュータ本体を監視する監視装置内で異常が発生すると、監視装置のプロセッサコアはリセットするが監視装置の揮発性メモリはリセットしないリセット処理であるソフトウェアリセット中に誤動作する可能性があるＷＤＴ等のハードウェアをディセーブル状態にし、前記ハードウェアからの割り込みをマスクし、前記プロセッサコアが使用するレジスタのみを初期化し、監視装置にリセットをかけ、メモリコントローラがディセーブル状態であれば、ハードウェアリセットがかかったと判断して前記揮発性メモリを初期化し、メモリコントローラがイネーブル状態であればソフトウェアリセットがかかったと判断して前記揮発性メモリの初期化をスキップし、監視装置の監視機能を実現するための処理を実行するプロセッサプログラムを再起動する。

Abstract translation: 当在用于监视计算机机身的监视器中发生异常时，通过禁止在软件复位期间可能发生故障的诸如WDT的硬件，即用于重置的复位处理，重新启动执行用于实现监视器的监视功能的处理的处理器程序 监视器的处理器核心，但不重置监视器的非易失性存储器，屏蔽来自硬件的中断，仅初始化由处理器核心使用的寄存器，复位监视器，通过确定硬件被复位来初始化易失性存储器，如果存储器 控制器处于禁用状态，并且如果存储器控制器处于使能状态，则通过确定软件被重置来跳过易失性存储器的初始化。

公开(公告)号：WO2007022426A3

公开(公告)日：2009-08-13

申请号：PCT/US2006032357

申请日：2006-08-18

Applicant: ENVIRONMENTAL SYST PROD ,  AVERY DONALD JACKSON ,  GORETTI TERRY EDWARD

Inventor： AVERY DONALD JACKSON ,  GORETTI TERRY EDWARD

IPC: G01M17/00 ,  B60Q1/00 ,  B60Q7/00

CPC classification number: G01R31/007 ,  G06F11/2215 ,  G07C5/008 ,  G07C2205/02

Abstract: A system and method for testing the integrity of a vehicle testing/diagnostic system is provided. Examples of vehicle testing/diagnostic systems may include any equipment (portable or stationary) found in an automotive maintenance and/or testing environment (or other environment) that is capable of communicating with vehicle on-board diagnostic (OBD) systems. Prior to conducting an OBD test on one or more vehicles, an integrity testing system interfaces with a vehicle testing/diagnostic system to determine whether the vehicle testing/diagnostic system is capable of communicating via one or more predetermined communications protocols.

Abstract translation: 提供了用于测试车辆测试/诊断系统的完整性的系统和方法。 车辆测试/诊断系统的示例可以包括能够与车载诊断（OBD）系统通信的汽车维修和/或测试环境（或其他环境）中发现的任何设备（便携式或固定式）。 在对一个或多个车辆进行OBD测试之前，完整性测试系统与车辆测试/诊断系统接口，以确定车辆测试/诊断系统是否能够经由一个或多个预定通信协议进行通信。

公开(公告)号：WO0131443A3

公开(公告)日：2001-12-27

申请号：PCT/DE0003748

申请日：2000-10-24

Applicant: SIEMENS AG ,  GHAMESHLU MAJID ,  KRAUSE KARLHEINZ

Inventor： GHAMESHLU MAJID ,  KRAUSE KARLHEINZ

IPC: G06F11/16 ,  G06F11/267

CPC classification number: G06F11/1645 ,  G06F11/2215

Abstract: The invention relates to an integrated component (ICT) with at least two core circuits (KK0, KK1) that are of the same type and that can be operated in synchronicity. Said integrated component comprises a comparator unit (VGL) which provides the signals of corresponding outputs (ou0-1, ou1-1; ...; ou0-n, ou1-n) of the core circuits (KK0, KK1) via test inputs (cpi) for their mutual comparison. A hardware fault injector (XR0, XR1) is disposed upstream of said test inputs (cpi) of the comparator unit (VGL) and is controlled via a fault injection input (cx0, cx1).

Abstract translation: 具有至少两个相同的，同步可操作核心电路（KK0，KK1）的集成组件（ICT）包括比较装置（VGL），其通过测试输入（CPI），相互对应的输出（ou0-1的信号，ou1-1; ...; 核心电路（KK0，KK1）的OU0-N，OU1-n）被送入用于相互比较，其中Prüfeingängen比较器装置（VGL）每一个都具有（通过错误控制输入CX0，CX1）可控硬件故障进料（XR0的（CPI）， XR1）连接到上游。

公开(公告)号：WO2013095470A1

公开(公告)日：2013-06-27

申请号：PCT/US2011/066658

申请日：2011-12-21

Applicant: INTEL CORPORATION ,  MCNAIRY, Cameron ,  HECKMAN, David ,  MAYFIELD, Jenna ,  HOYT, Scott

Inventor： MCNAIRY, Cameron ,  HECKMAN, David ,  MAYFIELD, Jenna ,  HOYT, Scott

IPC: G06F11/22 ,  G06F11/16

CPC classification number: G06F11/0766 ,  G06F11/0781 ,  G06F11/079 ,  G06F11/2215 ,  G06F11/2268 ,  G06F11/263

Abstract: In accordance with embodiments disclosed herein, there are provided methods, systems, mechanisms, techniques, and apparatuses for implementing an error framework for a microprocessor and for a system having such a microprocessor. The error framework may alternatively be implemented by a hardware component, such as a peripheral device for integration into a system. In one embodiment, an error framework of a microprocessor or a hardware component includes an error detection unit to capture an error within the hardware component; a state detection unit to capture error context information when the error is detected within the hardware component; an error event definition unit to define a unique error event representing a combination of the error and the error context information; and a configuration unit to define an error event response based on the unique error event. The error context information may include, for example, a known state of a system at the time the error occurs or a known state of the hardware component or microprocessor within which the error is detected at the time the error occurs.

Abstract translation: 根据本文公开的实施例，提供了用于实现微处理器和具有这种微处理器的系统的错误框架的方法，系统，机制，技术和装置。 错误框架可以替代地由诸如用于集成到系统中的外围设备的硬件组件来实现。 在一个实施例中，微处理器或硬件组件的错误框架包括用于捕获硬件组件内的错误的错误检测单元; 状态检测单元，用于当在所述硬件组件内检测到所述错误时捕获错误上下文信息; 错误事件定义单元，用于定义表示所述错误和所述错误上下文信息的组合的唯一错误事件; 以及基于唯一错误事件定义错误事件响应的配置单元。 错误上下文信息可以包括例如在发生错误时系统的已知状态或在发生错误时检测到错误的硬件组件或微处理器的已知状态。

公开(公告)号：WO2013094048A1

公开(公告)日：2013-06-27

申请号：PCT/JP2011/079742

申请日：2011-12-21

Applicant: 富士通株式会社 ,  力武 達 ,  島田 郁雄

Inventor： 力武　達 ,  島田　郁雄

IPC: G06F11/16 ,  G06F11/20 ,  G06F11/22

CPC classification number: G06F11/2007 ,  G06F11/2215

Abstract: 　管理サーバ（１０）は、試験対象となるサーバに実行させるサーバ配信ＯＳ（１６）のイメージファイルを生成する。そして、管理サーバ（１０）は、サーバ配信ＯＳ（１６）のイメージファイルを各サーバ（２０～２２）に送信する。また、管理サーバ（１０）は、イメージファイルを送信したサーバ（２０～２２）に対して、擬似的な故障を注入し、フェールオーバを正常に実行したか否かを試験する。また、管理サーバ（１０）は、試験を実行する度に、サーバ（２０～２２）の状態をフェールバックさせ、正常に復帰させたか否かを判別し、サーバ（２０～２２）の状態を正常に復帰させなかったと判別した場合には、サーバ（２０～２２）の電源を落とし、その後再投入する。そして、管理サーバ（１０）は、サーバ（２０～２２）に対して、イメージファイルの送信と、試験とを繰り返し実行する。

Abstract translation: 管理服务器（10）：生成要分发到要被测试的服务器上运行的OS（16）的图像文件; 将所述图像文件发送到每个服务器（20至22）; 在图像文件发送到的服务器（20到22）中注入人为故障; 并测试是否正确发生故障转移。 此外，每当执行测试时，管理服务器（10）具有服务器（20至22）经历故障恢复，确定每个服务器是否正确恢复，以及如果确定服务器（20至22）没有 恢复正常，将所述服务器（20至22）关闭，然后重新启动。 管理服务器（10）重复将图像文件发送到服务器（20〜22）并执行测试。

公开(公告)号：WO2005081107A1

公开(公告)日：2005-09-01

申请号：PCT/EP2005/050707

申请日：2005-02-17

Applicant: CONTINENTAL TEVES AG & CO. OHG ,  FEY, Wolfgang ,  HEINZ, Micha ,  TRASKOV, Adrian ,  MICHEL, Frank

Inventor： FEY, Wolfgang ,  HEINZ, Micha ,  TRASKOV, Adrian ,  MICHEL, Frank

IPC: G06F11/07

CPC classification number: G06F11/0772 ,  G06F11/0724 ,  G06F11/0736 ,  G06F11/0739 ,  G06F11/1645 ,  G06F11/2215

Abstract: Beschrieben ist ein Verfahren zur Verbesserung der Störfes­tigkeit eines integrierten Schaltkreises (16), bei dem Feh­lersignale zwischen mindestens einem Mikroprozessorchip oder Mehrfachprozessor-µC (1) und mindestens einem weiteren Bau­stein (2) in Form von einem oder mehreren Fehlersignalen übertragen werden, bei dem für die Übertragung eine von der Taktfrequenz des Mikroprozessors oder der Mikroprozessoren unabhängige Mindestimpulslänge definiert wird, ab der ein Signal auf einer Fehlerleitung mit einer bestimmten Impuls­länge als ein Fehler interpretiert wird. Die Erfindung betrifft auch einen integrierten Schaltkreis, der insbesondere derart ausgeführt ist, dass das obige Ver­fahren ausgeführt wird, umfassend mindestens einen Mikroprozessorchip oder Mehrfachprozes­sor- Microcontroller (1) und mindestens einen weiteren Bau­stein (2), der insbesondere separat angeordnete Leistungs­bauelemente umfasst, und einen oder mehrere Impulsverbreiterungseinrichtungen und/oder Signalverzögerungseinrichtungen zum Nacheinander­ausgeben von Fehlerimpulsen (6, 6') über mindestens eine Fehlerleitung (3,4)

Abstract translation: 用于改进的集成电路（16），其中至少一个微处理器芯片，或多个处理器UC（1），并且描述所述一个或多个误差信号的形式的至少一个其它模块（2）之间的误差信号被发送的抗噪声能力，其中一种方法 传输是独立于上具有一定脉冲长度的误差线的信号的微处理器或微处理器最小脉冲长度的时钟频率的如所定义的错误解释。 本发明还涉及一种集成电路，其是特别设计成使得上述方法进行时，包括至少一个微处理器芯片，或多个处理器的微控制器（1）和至少一个其它模块（2），尤其是包括分开设置的功率器件，并 或多个脉冲展宽装置和/或信号延迟装置，用于连续地输出通过至少一个错误行错误脉冲（6，6“）（3,4）

公开(公告)号：WO99014951A1

公开(公告)日：1999-03-25

申请号：PCT/US1998/018988

申请日：1998-09-09

IPC: H04M3/42 ,  G06F11/10 ,  G06F11/16 ,  G06F11/267 ,  G06Q10/00 ,  G11B20/18 ,  H04L12/58 ,  H04L29/06 ,  H04M3/36 ,  H04M3/51 ,  H04M3/523 ,  H04M3/527 ,  H04M3/53 ,  H04M7/00 ,  H04M7/12 ,  H04M11/00 ,  H04M11/06 ,  H04N7/14 ,  H04N7/15 ,  H04Q3/00 ,  H04Q3/58 ,  H04Q3/62 ,  H04Q3/72

CPC classification number: H04Q3/62 ,  G06F11/10 ,  G06F11/1008 ,  G06F11/2215 ,  G06Q10/107 ,  G11B20/1833 ,  H04L29/06 ,  H04L51/066 ,  H04L51/12 ,  H04L51/14 ,  H04M3/36 ,  H04M3/42042 ,  H04M3/42059 ,  H04M3/42102 ,  H04M3/42323 ,  H04M3/51 ,  H04M3/5125 ,  H04M3/5141 ,  H04M3/5158 ,  H04M3/5183 ,  H04M3/5191 ,  H04M3/523 ,  H04M3/5232 ,  H04M3/5233 ,  H04M3/5237 ,  H04M3/5307 ,  H04M7/00 ,  H04M7/0003 ,  H04M7/0006 ,  H04M7/0009 ,  H04M7/003 ,  H04M7/006 ,  H04M7/12 ,  H04M2201/50 ,  H04M2203/4536 ,  H04M2242/22 ,  H04N7/148 ,  H04N7/15 ,  H04Q3/0029 ,  H04Q3/72 ,  H04Q2213/13072 ,  H04Q2213/13093 ,  H04Q2213/13103 ,  H04Q2213/13106 ,  H04Q2213/13141 ,  H04Q2213/13175 ,  H04Q2213/13204 ,  H04Q2213/1322 ,  H04Q2213/13299 ,  H04Q2213/13337 ,  H04Q2213/13389 ,  Y10S370/901 ,  Y10S379/90

Abstract: A plurality of aspects (113, 114, 120, 124) and embodiment of unique telephony apparatus and methods are disclosed, including but limited to video routing and conferencing, coordinating telephone calls with data pertaining to the calls, methods for implementing and operating call centers (110), routing calls by statistical modeling, using multiple object states in telephony software systems, and routing of electronic documents.

Abstract translation: 公开了独特电话设备和方法的多个方面（113,114,120,124）和实施例，包括但是仅限于视频路由和会议，使用与呼叫有关的数据协调电话呼叫，用于实施和操作呼叫中心的方法 （110），通过统计建模路由呼叫，在电话软件系统中使用多个对象状态，以及电子文档的路由。

公开(公告)号：WO98037494A1

公开(公告)日：1998-08-27

申请号：PCT/FR1998/000312

申请日：1998-02-18

IPC: G06F13/38 ,  G06F11/10 ,  G06F11/267 ,  H04L29/06 ,  H04L29/08 ,  G06F13/40

CPC classification number: G06F11/2215 ,  G06F11/104 ,  H04L29/06 ,  H04L69/324

Abstract: The invention concerns a method for initialising a serial link between two integrated circuits comprising a parallel-serial port and the device for implementing the method. The method for initialising a serial link between two integrated circuits comprising an input-output port between a parallel bus and a serial link, said port using two clocks of different frequencies, a first one, with higher frequency for the serial link and called transmitting clock (CKT), a second one, with lower frequency for signals coming from the parallel bus and called clock system (CKS). The invention is characterised in that it consists in the following steps: reinitialising the port with isolation of the receiver clock logic; reinitialisation of the transmitting clock logic (CKT); resetting the serial link between the two ports. The invention also concerns an iteration loop process, automatic or dependent on a microprocessor for implementing a bi-directional serial link.

Abstract translation: 本发明涉及一种用于初始化包括并行串行端口的两个集成电路之间的串行链路和用于实现该方法的设备的方法。 用于初始化两个集成电路之间的串行链路的方法，包括并行总线和串行链路之间的输入 - 输出端口，所述端口使用两个不同频率的时钟，第一个具有用于串行链路的较高频率并称为传输时钟 （CKT），第二个来自并行总线的信号的频率较低，称为时钟系统（CKS）。 本发明的特征在于它包括以下步骤：通过接收机时钟逻辑的隔离来重新初始化端口; 传输时钟逻辑（CKT）的重新初始化; 重置两个端口之间的串行链路。 本发明还涉及一种自动或依赖微处理器实现双向串行链路的迭代循环过程。

公开(公告)号：WO2013189896A1

公开(公告)日：2013-12-27

申请号：PCT/EP2013/062547

申请日：2013-06-17

Applicant: RENESAS ELECTRONICS EUROPE LIMITED

Inventor： HOFFLEIT, Thorsten ,  MARDMOELLER, Christian

IPC: G06F11/10

CPC classification number: G06F11/102 ,  G06F11/2215

Abstract: An ECC check result handling circuit (27) for manipulating a check result (14) generated by an ECC circuit (2) is described. The ECC check result handling circuit (27) is operable to receive an ECC check result generated by an ECC circuit and to output a configurable forced ECC check result instead of the ECC check result in response to an occurrence of a predefined condition.

Abstract translation: 描述用于操纵由ECC电路（2）产生的检查结果（14）的ECC检查结果处理电路（27）。 ECC检查结果处理电路（27）可操作以响应于预定条件的发生而接收由ECC电路产生的ECC检查结果并输出可配置的强制ECC检查结果而不是ECC检查结果。