公开(公告)号：WO00021037A1

公开(公告)日：2000-04-13

申请号：PCT/US1999/023553

申请日：1999-10-06

IPC: G02F1/133 ,  G02F1/1335 ,  G02F1/1343 ,  G06T3/40 ,  G09F9/46 ,  G09G3/20 ,  G09G3/36 ,  G09G5/02 ,  G09G5/20 ,  G09G5/24 ,  G09G5/28 ,  H04N1/46 ,  H04N1/60 ,  G06T11/00 ,  H01J1/54

CPC classification number: G09G5/28 ,  G02F1/133514 ,  G02F1/133516 ,  G06T3/4015 ,  G09G3/2011 ,  G09G3/2074 ,  G09G3/3607 ,  G09G5/02 ,  G09G5/20 ,  G09G5/24 ,  G09G2300/02 ,  G09G2300/0439 ,  G09G2300/0452 ,  G09G2310/0235 ,  G09G2320/0276 ,  G09G2340/0407 ,  G09G2340/0457

Abstract: Display apparatus, and methods for displaying images, e.g., text, on gray scale and color monitors (2400) are described. Gray scale displays implemented in accordance with the present invention include displays having a resolution in a first dimension, e.g. the horizontal dimension, which is several times the resolution in a second dimension, e.g., the vertical dimension. Various other displays (2400) of the present invention are capable of operating as both gray scale and color display devices. In one such display, the color filter used to implement a color portion of the display is omitted from another, e.g., gray scale portion of the same display. In such an embodiment, text, e.g., captions, are displayed using the gray scale portion of the display while color images, e.g., graphics, are displayed on the color portion of the display. In another display of the present invention, a color filter (2401) with filter cells (2410, 2411, 2412) that can be switched between a color and a clear mode of operation are employed. When images., e.g., text, are to be displayed as gray scale images, the filter cells (2410, 2411, 2412), corresponding to the portion of the display (2400) to be used to display the gray scale images, are switched to the clear mode of operation. In such an embodiment, the remaining portion or portions of the display (2400) may be used to display color images. Methods and apparatus for reducing and/or eliminating color distortions in images resulting from treating pixel subcomponents as independent luminous intensity sources are also described.

Abstract translation: 描述了用于在灰度级和颜色监视器（2400）上显示图像（例如文本）的显示装置和方法。 根据本发明实现的灰度级显示器包括具有第一维度的分辨率的显示器，例如， 水平尺寸，其是第二维度中的分辨率的几倍，例如垂直维度。 本发明的各种其他显示器（2400）能够作为灰度级和彩色显示装置进行操作。 在一个这样的显示器中，用于实现显示器的颜色部分的滤色器从另一个例如相同显示器的灰度部分省略。 在这样的实施例中，使用显示器的灰度部分显示文本，例如字幕，而彩色图像（例如图形）显示在显示器的颜色部分上。 在本发明的另一显示器中，采用能够在颜色和清晰操作模式之间切换的具有滤光单元（2410,2411,2412）的滤色器（2401）。 当图像（例如文本）将被显示为灰度图像时，与用于显示灰度图像的显示器（2400）的部分对应的滤波器单元（2410,2411,2412）被切换 到清晰的操作模式。 在这种实施例中，显示器（2400）的剩余部分或部分可以用于显示彩色图像。 还描述了用于减少和/或消除由于将像素子部件作为独立发光强度来源而产生的图像中的颜色失真的方法和装置。

公开(公告)号：WO1997015029A1

公开(公告)日：1997-04-24

申请号：PCT/JP1996003036

申请日：1996-10-18

Applicant: FUJITSU LIMITED ,  SHIMAMURA, Kaoru

Inventor： FUJITSU LIMITED

IPC: G06T03/40

CPC classification number: G09G5/28 ,  G09G5/20 ,  H04N1/40075

Abstract: An original binary image is converted to a weighted multi-valued image by a pixel converter. The original binary image is converted in such a manner that its pixels are reversed and shifted upward by one dot by a shift-up/reverse circuit to form an upward shifted reverse image, they are reversed and shifted downward by one dot by a shift-down/reverse circuit to form a downward shifted reverse image, they are reversed and shifted to the right by one dot by a shift-right/reverse circuit to form a rightward shifted reverse image, and they are reversed and shifted to the left by one dot by a shift-left/reverse circuit to form a leftward shifted reverse image. A halftoning circuit processes the shifted reverse images by subtraction to synthesize a halftone image.

Abstract translation: 原始二进制图像由像素转换器转换为加权多值图像。 原始二进制图像被转换成其像素被反转，并且通过上移/反向电路向上移动一个点以形成向上移动的反向图像，它们被反转并向下移动一个点， 向下/反向电路以形成向下移动的反转图像，它们被反转并且通过右移/反向电路向右移动一个点以形成向右移动的反向图像，并且它们被反向并向左移位一个 点左移/反向电路以形成向左移动的反向图像。 半色调电路通过减法处理偏移的反转图像以合成半色调图像。

公开(公告)号：WO2015089973A1

公开(公告)日：2015-06-25

申请号：PCT/CN2014/076402

申请日：2014-04-28

Applicant: 京东方科技集团股份有限公司

Inventor： 段立业 ,  王俪蓉 ,  吴仲远

IPC: G09G3/20 ,  H03K4/08

CPC classification number: H03K4/06 ,  G09G3/20 ,  G09G5/20 ,  G09G2300/0408 ,  G09G2310/0259 ,  G09G2310/066 ,  H03K4/08

Abstract: 一种斜坡信号发生电路及信号发生器、阵列基板及显示装置，斜坡信号发生电路包括：第一移位寄存器（11）、第二移位寄存器（12）、压降单元（13）以及采集单元（14）；压降单元（13）分别连接第一电源输入端、第二电源输入端和接地端，所述压降单元（13）对所述第一电源输入端输入的电压和所述第二电源输入端输入的电压进行逐级连续的电压降低；第一移位寄存器（11）与压降单元（13）相连接，用于控制压降单元（13）输出逐级连续地降低的电压；采集单元（14）具有输出端，且采集单元（14）连接压降单元（13）；第二移位寄存器（12）与采集单元（14）相连接，用于控制采集单元（14）对压降单元（13）输出的逐级连续地降低的电压进行采集并输出。该斜坡信号发生电路可以降低斜坡信号发生电路的面积，提高斜坡信号的线性度。

公开(公告)号：WO2003052733A1

公开(公告)日：2003-06-26

申请号：PCT/US2002/039716

申请日：2002-12-12

Applicant: FRAUNHOFER CRCG ,  STEPHENSON, Peter ,  LITOW, Bruce ,  DIAKOPOULOS, Nicholas

Inventor： STEPHENSON, Peter ,  LITOW, Bruce ,  DIAKOPOULOS, Nicholas

IPC: G09G5/00

CPC classification number: G09G5/20 ,  G06T11/203 ,  G09G5/393 ,  G09G2300/0809

Abstract: Line drawing techniques that employ runs or runs of runs of pixels to draw the line compute line structure information that they use to determine the sequence of runs in the line. This line structure information may be used in other ways to enhance the line drawing operation. One of the ways is to use the line structure information to compute the positions of a plurality of the runs and then draw the runs in parallel. Another way is to use the line structure information to determine properties of sets of cells that include not only cells of the run, but additional cells that are affected by the presence of the cells of the run. One example of such sets of cells is the cells of the run plus anti-aliasing cells. The line structure information can be used to determine the location and size of a set of cells and the intensities of the anti-aliasing cells. Another example of such sets of cells are cells that are written together in a single memory operation. The sets of cells may be drawn in parallel in the same fashion as the runs.

Abstract translation: 线绘图技术使用运行或运行的像素来绘制线计算线结构信息，用于确定线中的运行顺序。 该线结构信息可以以其它方式用于增强线条绘制操作。 其中一种方法是使用线结构信息来计算多个运行的位置，然后并行绘制运行。 另一种方法是使用线结构信息来确定不仅包括运行的单元格的单元格集合的属性，而且还包含受运行单元格存在影响的其他单元格的属性。 这种细胞集合的一个例子是运行的细胞加抗锯齿细胞。 线结构信息可用于确定一组单元格的位置和大小以及抗混叠单元的强度。 这样的单元组的另一个例子是在单个存储器操作中一起写入的单元。 可以以与运行相同的方式平行地绘制单元组。

公开(公告)号：WO03012599A3

公开(公告)日：2003-04-10

申请号：PCT/US0224711

申请日：2002-08-02

Applicant: FRAUNHOFER CRCG INC ,  STEPHENSON PETER ,  LITOW BRUCE

Inventor： STEPHENSON PETER ,  LITOW BRUCE

IPC: G06T11/20 ,  G06T11/40 ,  G09G5/20 ,  G09G5/00 ,  G09G5/30

CPC classification number: G06T11/40 ,  G06T11/203 ,  G09G5/20

Abstract: Disclosed are techniques for determining in a lattice a set of cells of the lattice that are intersected by a line endpoints. The techniques employ orders 1..n of runs of lattice cells to make the determination and are usable with lines whose endpoints have coordinates that may be any real number. The techniques include an initialization that derives an error term with a real number value and a structural parameter with a real number value for order 1 using the values of the coordinates of the end points and then determines the error terms and structural parameters for each order i belonging to the orders 2..n using the error term and structural parameter for order i - 1. When the first run of any orders 1..n is truncated, the initialization also adds the cells belonging to the truncated run to the set. When the initialization is finished, the remaining cells belonging to the set are determined using full runs of order n. In either the initialization or the determination using full runs, the techniques terminate when a cell is added to the set that includes the x and y coordinates of the line's endpoints. Also included is a technique for determining whether the cell that includes the x and y coordinates of the start of the line is to be included in the set of cells prior to the initialization. When the cell is so included, the relationship between the x and y coordinates of the start of the line and the x and y coordinates of the lower left-hand corner of the cell are used together with the slope of the line to obtain an error term which is used to determine the location of the next cell belonging to the set. Disclosed applications of the technique include making pixel representations of lines and determining locations in a plane that is represented by a lattice that are intersected by particular lines.

Abstract translation: 公开了用于在网格中确定由线端点相交的格子的一组单元格的技术。 这些技术采用1.n的格子单元的运行来进行确定，并且可以使用其端点具有可以是任何实数的坐标的线。 这些技术包括使用实数值导出误差项的初始化和使用终点坐标的值的1的实数值的结构参数，然后确定每个阶数i的误差项和结构参数 属于命令2..n，使用错误项和结构参数命令i - 1.当第一次运行任何订单1..n被截断时，初始化还将属于截断运行的单元格添加到集合中。 当初始化完成时，属于集合的剩余单元是使用n阶的完整运行来确定的。 在初始化或使用全部运行的确定中，当将单元格添加到包含线端点的x和y坐标的集合时，技术将终止。 还包括一种用于确定在初始化之前是否将包括行开始的x和y坐标的单元包括在单元组中的技术。 当单元格如此包含时，单元开始的x和y坐标与单元格左下角的x和y坐标之间的关系与线的斜率一起使用以获得错误 用于确定属于该组的下一个单元的位置的项。 该技术的公开的应用包括进行线的像素表示和确定由与特定线相交的格子表示的平面中的位置。

公开(公告)号：WO01017243A1

公开(公告)日：2001-03-08

申请号：PCT/JP2000/005861

申请日：2000-08-30

IPC: G06T3/40 ,  G09G3/20 ,  G09G5/00 ,  G09G5/20 ,  G09G5/391 ,  H04N7/01

CPC classification number: H04N7/012 ,  G06T3/4007 ,  G06T3/403 ,  G09G5/20 ,  G09G2310/0229 ,  G09G2340/0414 ,  H04N7/0135

Abstract: An interpolation system for an image between respective lines forming the image, characterized by comprising virtual interpolation data generating means (100, 120) for preparing virtual interpolation data between input image lines based on input image line data, and interpolating means (130, 140) for interpolating an image between input image lines based on the generated virtual interpolation data.

Abstract translation: 一种用于形成图像的各个线之间的图像的内插系统，其特征在于包括用于基于输入图像线数据在输入图像行之间准备虚拟内插数据的虚拟内插数据产生装置（100,120）和内插装置（130,140） 用于基于所生成的虚拟内插数据在输入图像行之间内插图像。

公开(公告)号：WO1992004673A1

公开(公告)日：1992-03-19

申请号：PCT/US1991006285

申请日：1991-09-03

Applicant: HYATT, Gilbert, P.

IPC: G06F12/02

CPC classification number: G06F3/0383 ,  B60R16/0373 ,  F21V23/00 ,  G01S7/52026 ,  G01S15/897 ,  G01S15/8977 ,  G02F1/13318 ,  G03F9/7049 ,  G03F9/7088 ,  G04G99/006 ,  G05B19/351 ,  G05B19/408 ,  G05B19/4083 ,  G05B19/4086 ,  G05B19/409 ,  G05B19/4093 ,  G05B19/414 ,  G05B19/4142 ,  G05B2219/23094 ,  G05B2219/33182 ,  G05B2219/34023 ,  G05B2219/34098 ,  G05B2219/34471 ,  G05B2219/34472 ,  G05B2219/35262 ,  G05B2219/35263 ,  G05B2219/35373 ,  G05B2219/35381 ,  G05B2219/35431 ,  G05B2219/35436 ,  G05B2219/35453 ,  G05B2219/35472 ,  G05B2219/35554 ,  G05B2219/35588 ,  G05B2219/36152 ,  G05B2219/36227 ,  G05B2219/36333 ,  G05B2219/36366 ,  G05B2219/36379 ,  G05B2219/36395 ,  G05B2219/36502 ,  G05B2219/36503 ,  G05B2219/36506 ,  G05B2219/36546 ,  G05B2219/41021 ,  G05B2219/42237 ,  G05B2219/45214 ,  G05B2219/45215 ,  G05B2219/49221 ,  G05B2219/50047 ,  G05B2219/50048 ,  G05B2219/50083 ,  G05B2219/50151 ,  G06F12/0215 ,  G06F13/16 ,  G06J1/00 ,  G07G1/12 ,  G09G5/18 ,  G09G5/20 ,  G10L19/00 ,  G11C7/1039 ,  G11C7/16 ,  G11C11/565 ,  G11C13/0033 ,  G11C13/04 ,  G11C16/3418 ,  G11C16/3431 ,  G11C19/287 ,  G11C19/36 ,  G11C27/00 ,  G11C27/024 ,  G11C27/04 ,  H03H17/0291 ,  Y02P90/265

Abstract: Memory technologies for storing include RAMS and CCDs. Adaptive memory capability and memory servo capability improve memory characteristics. In a RAM embodiment, a detector (220B, 220A) is used to detect a memory address condition (217) and to control the memory (222) and the memory address register (218) in response thereto. In a CCD embodiment, a detector (220A, 220B) is used to detect a memory reference signal (217) and to refresh the memory signals (221A, 221B, 221) in response thereto. Improved memory refresh, memory performance, and memory capacity enhance system characteristics. Improved memory architecture provides advantages of increased speed, lower cost, and efficiency of implementation. Information stored in memory can be scanned out at a rate greater than the addressing rate associated with the memories. This permits higher speed operation with lower cost memories. Use of an output buffer, such as a FIFO, permits normalization of memory clock rates.

Abstract translation: 用于存储的存储技术包括RAMS和CCD。 自适应存储器能力和存储器伺服能力提高了存储器特性。 在RAM实施例中，检测器（220B，220A）用于检测存储器地址条件（217）并响应于此而控制存储器（222）和存储器地址寄存器（218）。 在CCD实施例中，检测器（220A，220B）用于检测存储器参考信号（217）并响应于此刷新存储器信号（221A，221B，221）。 改进的内存刷新，内存性能和内存容量增强了系统特性。 改进的内存架构提供了增加速度，降低成本和实施效率的优点。 可以以大于与存储器相关联的寻址速率的速率扫描存储在存储器中的信息。 这允许以更低成本的存储器进行更高速度的操作。 使用诸如FIFO之类的输出缓冲器可以使存储器时钟速率正常化。