公开(公告)号：WO2016089292A1

公开(公告)日：2016-06-09

申请号：PCT/SE2015/051298

申请日：2015-12-02

Applicant: TELEFONAKTIEBOLAGET LM ERICSSON (PUBL)

Inventor： BAGGER, Reza

IPC: H03K21/10 ,  H03K23/48 ,  H03K23/42 ,  H03K3/356 ,  H03K3/3562

CPC classification number: H03K21/10 ,  H03K3/356104 ,  H03K3/356139 ,  H03K3/35625 ,  H03K5/15066 ,  H03K19/20 ,  H03K23/425 ,  H03K23/483 ,  H04B1/40

Abstract: The present invention relates to a combiner latch circuit and a latching system for generation of one phase differential signal pair or two phase differential signal pairs. The scope of the applications ranges from division and frequency generation in prescalers to phase and frequency generation in mixer's transceivers for high speed wireless applications. The combiner latch circuit 700 comprises an input circuit 701 with an input A 702, an input B 703, a clock input CLK 704, and an inverted clock input CLK705, an output circuit 706with a differential output X, Y 707,708. The input circuit 701 is connected to the output circuit 706, and configured to select a state of the output circuit 706 from a group of: a fourth state (S4) comprising the differential output X=1, Y=0 of the differential output X, Y 707,708, a fifth state (S5) comprising the differential output X=0,Y=1 of the differential output X, Y 707,708. The input circuit 701 is further configured to select the fourth state S4 if the input A=0 and the input B=1 and the clock input CLK 704 encounter a leading edge from 0 to 1 and the output circuit is in the fifth state S5, and select the fifth state S5 if the input A=1 and the input B=0 and the clock input CLK 704encounter a leading edge from 0 to 1 and the output circuit is in the fourth state S4.

Abstract translation: 本发明涉及用于产生一相差分信号对或两相差分信号对的组合器锁存电路和闭锁系统。 应用范围从预分频器的分频和频率生成到混频器收发器中的高频无线应用的相位和频率产生。 组合器锁存电路700包括具有输入A 702，输入B 703，时钟输入CLK 704和反相时钟输入CLK705的输入电路701，具有差分输出X的输出电路706，Y 707,708。 输入电路701连接到输出电路706，并且被配置为从包括差分输出X的差分输出X = 1，Y = 0的第四状态（S4）中选择输出电路706的状态 ，Y 707,708，包括差分输出X = 0，差分输出X的Y = 1的第五状态（S5），Y 707,708。 输入电路701还被配置为：如果输入A = 0且输入B = 1并且时钟输入CLK 704的前沿从0到1，并且输出电路处于第五状态S5，则选择第四状态S4， 并且如果输入A = 1并且输入B = 0并且时钟输入CLK 704en从0到1的前沿，并且输出电路处于第四状态S4，则选择第五状态S5。

公开(公告)号：WO2016046904A1

公开(公告)日：2016-03-31

申请号：PCT/JP2014/075210

申请日：2014-09-24

Applicant: オリンパス株式会社

Inventor： 萩原　義雄

IPC: H03M1/56 ,  H04N5/378

CPC classification number: H04N5/3765 ,  H03K5/15066 ,  H03M1/123 ,  H03M1/20 ,  H03M1/502 ,  H03M1/56 ,  H03M7/30 ,  H04N5/3745 ,  H04N5/378

Abstract: 　エンコード回路はエンコード部を有し、前記エンコード部は、信号群に含まれる２つ以上の遅延信号の論理状態がＨｉｇｈからＬｏｗに変化する位置を検出する第１の動作であって、前記信号群は、ラッチ部にラッチされた複数の前記遅延信号の少なくとも２つで構成され、前記信号群に含まれる全ての前記遅延信号が複数の遅延ユニットの接続の順番に基づく順番に並べられている第１の動作と、前記信号群に含まれる２つ以上の前記遅延信号の論理状態がＬｏｗからＨｉｇｈに変化する位置を検出する第２の動作と、前記信号群に含まれる少なくとも１つの前記遅延信号を含む２つ以上の前記遅延信号の論理状態が所定の状態であることを検出する第３の動作であって、前記第１の動作および前記第２の動作と異なる第３の動作と、を行うことにより複数の前記遅延信号の状態をエンコードする。

Abstract translation: 编码器电路包括编码器单元，其通过执行以下步骤对多个延迟信号的状态进行编码：第一操作，其检测包括在信号组中的两个或更多个延迟信号的逻辑状态从HIGH变为LOW的位置，所述第一操作 信号组由由锁存单元锁存的所述延迟信号中的至少两个构成，包括在所述信号组中的所有所述延迟信号基于多个延迟单元的连接顺序按顺序排列; 检测包括在信号组中的两个或更多个所述延迟信号的逻辑状态从低变为高的位置的第二操作; 以及第三操作，其检测包括所述信号组中包括的至少一个所述延迟信号的两个或更多个所述延迟信号的逻辑状态是预定状态，所述第三操作与所述第一操作和所述第二操作不同。

公开(公告)号：WO2003012999A2

公开(公告)日：2003-02-13

申请号：PCT/US2002/023968

申请日：2002-07-29

Applicant: SUN MICROSYSTEMS, INC.

Inventor： YEE, Gin, S. ,  DOBLAR, Drew, G.

IPC: H03K21/00

CPC classification number: G06F1/10 ,  G06F1/06 ,  H03K5/1506 ,  H03K5/15066 ,  H03K2005/00234 ,  H03K2005/00286

Abstract: A method for dividing a high frequency clock signal for analysis of all clock edges has been developed. The method includes receiving a high frequency clock signal and dividing in up into multiple phases that represent respective edges of the clock signal. The initial phases are generated by the divider with each subsequent phase lagging its preceding phase by one clock cycle. Additional subsequent phases are generated by inverting corresponding initial phases.

Abstract translation: 已经开发了用于分割所有时钟边缘的高频时钟信号进行分析的方法。 该方法包括接收高频时钟信号并将其分成表示时钟信号的相应边缘的多个相位。 初始相位由分频器产生，每个后续相位滞后于其前一相位一个时钟周期。 通过反转相应的初始相位来产生附加的后续阶段。

公开(公告)号：WO2002082448A1

公开(公告)日：2002-10-17

申请号：PCT/FR2002/001192

申请日：2002-04-04

Applicant: STMICROELECTRONICS S.A. ,  BARDOUILLET, Michel ,  WUIDART, Luc

Inventor： BARDOUILLET, Michel ,  WUIDART, Luc

IPC: G11C5/00

CPC classification number: G11C5/00 ,  G11C8/20 ,  H03K5/15066 ,  H03K5/19

Abstract: L'invention concerne un procédé et un circuit (1) d'identification de type réseau de paramètres physiques contenus dans une puce de circuit intégré, comportant une unique borne (2) d'entrée d'application d'un signal (E) de déclenchement d'une identification, des bornes (3 1 , 3 2 , ..., 3 i-1 , 3 i , ..., 3 n-1 , 3 n ) de sortie propres à délivrer un code binaire (B 1 , B 2 , ..., B i-1 , B i , ..., B n-1 , B n ) d'identification, des premiers chemins électriques (P 1 , P 2 , ..., P i , ..., P n ) relaint individuellement ladite borne d'entrée à chaque borne de sortie, et des moyens (4, 5 1 , 5 2 , ..., 5 i , ..., 5 n ) de prise en compte simultanée des états binaires présents en sortie des chemins électriques, chaque chemin apportant un retard sensible aux dispertions technologiques et/ou de procédé de fabrication du circuit intégré.

Abstract translation: 本发明涉及包含在集成电路芯片中的网络类型参数的识别方法和电路（1），包括用于施加触发识别的信号（E）的单个输入端（2），输出端（31,32） （B1，B2，Bi-1，Bi，...，Bn-1，Bn）的第一电路（P1，P2，...， Pi，Pn），将所述输入端子分别连接到每个输出端子，以及用于同时对存在于电路径的输出中的二进制状态进行积分的装置（4,51,52,5i，5n），每个路径输入延迟 对技术分散和/或集成电路制造方法敏感。

公开(公告)号：WO2016089291A1

公开(公告)日：2016-06-09

申请号：PCT/SE2015/051296

申请日：2015-12-02

Applicant: TELEFONAKTIEBOLAGET LM ERICSSON (PUBL)

Inventor： BAGGER, Reza

IPC: H03K21/10 ,  H03K23/48 ,  H03K23/42 ,  H03K3/356 ,  H03K3/3562

CPC classification number: H03K21/10 ,  H03K3/356104 ,  H03K3/356139 ,  H03K3/35625 ,  H03K5/15066 ,  H03K19/20 ,  H03K23/425 ,  H03K23/483 ,  H04B1/40

Abstract: An electronic latch circuit (100), a 4–phase signal generator, a multi–stage frequency divider and a poly–phase signal generator are disclosed. The electronic latch circuit (100) comprises an output circuit (105) comprising a first output (X, 106) and a second output (Y, 107). The electronic latch circuit (100) further comprises an input circuit (101) comprising a first input (A, 102), a second input (B, 103) and a clock signal input (CLK, 104). The electronic latch circuit (100) is configured to change state based on the input signals' level at the inputs (A, B, CLK) of the input circuit (101) and a present state of the output circuit (105). The 4–phase signal generator is built with two electronic latch circuits (100). The multi–stage frequency dividers and poly–phase signal generators comprise a plurality of the electronic latch circuits (100) and 4–phase signal generators (300).

Abstract translation: 公开了电子锁存电路（100），4相信号发生器，多级分频器和多相信号发生器。 电子锁存电路（100）包括包括第一输出（X，106）和第二输出（Y，107）的输出电路（105）。 电子锁存电路（100）还包括包括第一输入（A，102），第二输入（B，103）和时钟信号输入（CLK，104）的输入电路（101）。 电子锁存电路（100）被配置为基于输入电路（101）的输入（A，B，CLK）处的输入信号电平和输出电路（105）的当前状态来改变状态。 4相信号发生器由两个电子锁存电路（100）构成。 多级分频器和多相信号发生器包括多个电子锁存电路（100）和4相信号发生器（300）。

公开(公告)号：WO2016089260A1

公开(公告)日：2016-06-09

申请号：PCT/SE2014/051430

申请日：2014-12-02

Applicant: TELEFONAKTIEBOLAGET LM ERICSSON (PUBL)

Inventor： BAGGER, Reza

IPC: H03K3/356 ,  H03K3/3562

CPC classification number: H03K21/10 ,  H03K3/356104 ,  H03K3/356139 ,  H03K3/35625 ,  H03K5/15066 ,  H03K19/20 ,  H03K23/425 ,  H03K23/483 ,  H04B1/40

Abstract: The present invention relates to an electronic latch circuit, a method, and a 4-phase generator. The electronic latch circuit comprises an output circuit comprising an output X, and an output Y. The electronic latch circuit further comprises an input circuit, comprising an input A, an input B, and a clock signal input. The input circuit is connected to the output circuit, and configured to select a state of the output circuit from the group of a first state, a second state, and a third state. The input circuit is further configured to select the first state upon detecting a high state on the input B 103, a transition on the clock signal input 104 from a low state to a high state, and a low state on the input A 102, and that the electronic latch circuit 100 is in the second state S2. The input circuit is further configured to select the second state upon detecting a high state on the input A 102, a low state on the input B 103, a low state on the clock signal input 104, and that the electronic latch circuit is in the first state S1;The input circuit is further configured to select the third state upon detecting a high state on the input A 102, a transition on the clock signal input 104 from a low state to a high state, and a low state on the input B 103, and that the electronic latch circuit 100 is in the second state S2. The input circuit is further configured to select the second state upon detecting a high state on the input A 102, a low state on the input B 103, a low state on the clock signal input 104, and that the electronic latch circuit is in the first state S1.

Abstract translation: 本发明涉及电子锁存电路，方法和4相发生器。 电子锁存电路包括一个包括输出X和输出Y的输出电路。电子锁存电路还包括一个输入电路，包括一个输入端A，一个输入端B和一个时钟信号输入端。 输入电路连接到输出电路，并且被配置为从第一状态，第二状态和第三状态的组中选择输出电路的状态。 输入电路还被配置为在检测到输入B103上的高电平状态，时钟信号输入104从低电平状态转变为高电平状态和输入A102处的低电平状态时选择第一状态，以及 电子锁存电路100处于第二状态S2。 输入电路还被配置为在检测到输入A102上的高电平状态，输入B103处的低电平状态，时钟信号输入端104的低电平状态，以及电子锁存电路处于 第一状态S1;输入电路还被配置为在检测到输入A102上的高电平状态时选择第三状态，时钟信号输入104从低状态到高电平的转变，以及输入端的低电平状态 B 103，并且电子锁存电路100处于第二状态S2。 输入电路还被配置为在检测到输入A102上的高电平状态，输入B103处的低电平状态，时钟信号输入端104的低电平状态，以及电子锁存电路处于 第一状态S1。

公开(公告)号：WO2015101475A1

公开(公告)日：2015-07-09

申请号：PCT/EP2014/077723

申请日：2014-12-15

Applicant: THALES

Inventor： GUEPRATTE, Kevin ,  LEBARS, David ,  STEPHAN, Hervé

IPC: H03K5/15

CPC classification number: H03K5/15 ,  H03K5/15066 ,  H03K5/15073

Abstract: La présente invention concerne un circuit (40) de génération d'au moins deux signaux rectangulaires (S 1 , S 2 ) à déphasage réglable comprenant un circuit diviseur de fréquence (46) recevant en entrée un signal d'horloge (CLK) et fournissant en sortie un signal (CLK_2), au moins deux comparateurs (C1, C2), recevant respectivement sur une entrée une première tension de seuil (Vs 1 ) et au moins une seconde tension de seuil (Vs 2 ) et sur une seconde entrée un signal rampe synchronisé avec le signal d'horloge, les au moins deux tensions de seuil permettant de régler la valeur du déphasage entre les au moins deux signaux rectangulaires et au moins deux bascules de type D (D1, D2) recevant respectivement sur leurs entrées d'horloge, le signal de sortie (Cmp1 ) du premier comparateur et le signal de sortie (Cmp2) du deuxième comparateur et sur leur entrée " D ", le signal de sortie du circuit diviseur de fréquence.

Abstract translation: 本发明涉及一种用于产生具有可调相移的至少两个矩形信号（S1，S2）的电路（40），包括接收作为输入的时钟信号（CLK）的分频器电路（46），并提供信号（CLK_2） 作为输出，分别在一个输入端接收第一阈值电压（Vs1）和至少一个第二阈值电压（Vs2）的至少两个比较器（C1，C2）和与第二输入端上的时钟信号同步的斜坡信号， 所述至少两个阈值电压使得可以调整所述至少两个矩形信号之间的相移值和分别从所述第一比较器接收所述输出信号（Cmp1）的至少两个D型开关（D1，D2），以及 来自第二比较器的输出信号（Cmp2）及其“D”输入上的分频电路的输出信号。

公开(公告)号：WO2010107706A1

公开(公告)日：2010-09-23

申请号：PCT/US2010/027345

申请日：2010-03-15

Applicant: SUPERTEX, INC. ,  WALKER, James, T. ,  READ, Andrew

Inventor： WALKER, James, T. ,  READ, Andrew

IPC: H03K5/00

CPC classification number: H03K5/15 ,  H03K5/15066 ,  H05B33/0824

Abstract: A phase shift generation circuit has an edge detector, which receives an input pulse signal and outputs a first and a second edge signal denoting the time of occurrence of the first and second edges of the input pulse signal. The circuit also has a divide by N circuit, which receives a first clock signal and a group of signals representing a number N, and outputs a second clock signal, said a second clock signal having a frequency equal to the frequency of said first clock signal divided by the number N. The circuit further comprises a pulse counter, which receives the first edge signal and the second clock signal, and outputs a group of signals representing the number of the second clock pulses between occurrences of the first edge signal.

Abstract translation: 相移产生电路具有边缘检测器，其接收输入脉冲信号并输出​​表示输入脉冲信号的第一和第二边缘出现时间的第一和第二边缘信号。 电路还具有除N电路，该电路接收第一时钟信号和表示数字N的一组信号，并输出第二时钟信号，所述第二时钟信号具有等于所述第一时钟信号的频率的频率 除以数字N.电路还包括脉冲计数器，其接收第一边缘信号和第二时钟信号，并且输出表示第一边缘信号出现之间的第二时钟脉冲数的一组信号。

公开(公告)号：WO2016089275A1

公开(公告)日：2016-06-09

申请号：PCT/SE2015/050489

申请日：2015-05-04

Applicant: TELEFONAKTIEBOLAGET LM ERICSSON (PUBL)

Inventor： BAGGER, Reza

IPC: H03K21/10 ,  H03K23/48 ,  H03K23/42 ,  H03K3/356

CPC classification number: H03K21/10 ,  H03K3/356104 ,  H03K3/356139 ,  H03K3/35625 ,  H03K5/15066 ,  H03K19/20 ,  H03K23/425 ,  H03K23/483 ,  H04B1/40

Abstract: An electronic latch circuit (100) and a multi−phase signal generator (300) are disclosed. The electronic latch circuit (100) comprises an output circuit (105) comprising a first output (X, 106), a second output (Y, 107) and a third output (Z, 108). The electronic latch circuit (100) further comprises an input circuit (101) comprising a first input (A, 102), a second input (B, 103) and a clock signal input (CLK, 104). The electronic latch circuit (100) is configured to change state based on input signals at the inputs (A, B, CLK) of the input circuit (101) and a present state of the output circuit (105). The multi−phase signal generator (300) comprises a plurality N of the electronic latch circuit (100) for generating N phase signals with individual phases. The plurality N of the electronic latch circuit (100) are cascaded with each other.

Abstract translation: 公开了电子锁存电路（100）和多相信号发生器（300）。 电子锁存电路（100）包括包括第一输出（X，106），第二输出（Y，107）和第三输出（Z，108）的输出电路（105）。 电子锁存电路（100）还包括包括第一输入（A，102），第二输入（B，103）和时钟信号输入（CLK，104）的输入电路（101）。 电子锁存电路（100）被配置为基于输入电路（101）的输入（A，B，CLK）和输出电路（105）的当前状态的输入信号来改变状态。 多相信号发生器（300）包括用于产生具有各相的N相信号的多个电子锁存电路（100）。 电子锁存电路（100）的多个N彼此级联。

公开(公告)号：WO2014015633A1

公开(公告)日：2014-01-30

申请号：PCT/CN2012/087187

申请日：2012-12-21

Applicant: 京东方科技集团股份有限公司

Inventor： 韩承佑

IPC: H03K9/00

CPC classification number: H03K3/356026 ,  H03K3/356052 ,  H03K5/15066 ,  H03K5/15093

Abstract: 本发明提供了一种移位寄存器单元及其驱动方法、栅极驱动装置和显示装置。所述移位寄存器单元包括RS触发器、上拉薄膜晶体管和下拉薄膜晶体管，其中，所述RS触发器，置位端与输入端连接，复位端与复位信号输入端连接，正相输出端与上拉节点连接，反相输出端与下拉节点连接；所述上拉薄膜晶体管，栅极与上拉节点连接，漏极与时钟信号输入端连接，源极与输出端连接；所述下拉薄膜晶体管，栅极与下拉节点连接，漏极与输出端连接，源极与低电平输出端连接。