公开(公告)号：WO2016169652A1

公开(公告)日：2016-10-27

申请号：PCT/EP2016/000645

申请日：2016-04-21

Applicant: CONTINENTAL AUTOMOTIVE FRANCE ,  CONTINENTAL AUTOMOTIVE GMBH

Inventor： PASQUALETTO, Angelo

IPC: H03K5/15 ,  H02M1/44 ,  H03K17/16

CPC classification number: H03K3/02332 ,  H02M1/44 ,  H02M7/537 ,  H02M7/5387 ,  H02M2001/008 ,  H03K5/15 ,  H03K17/165

Abstract: Procédé de synchronisation d'au moins un circuit de commande esclave, commandé par un signal de commande esclave (2S) à modulation de largeur d'impulsion, avec un circuit de commande maître, commandé par un signal de commande maître (2M) à modulation de largeur d'impulsion, comprenant les étapes suivantes : • émission par le circuit de commande maître d'un signal de synchronisation (5) indicatif d'un front maître d'une grandeur électrique (7M, 8M), • réception par le circuit de commande esclave du signal de synchronisation, • mesure d'un délai (9SM) entre un front esclave de la même grandeur électrique (7S, 8S) et le front maître de la grandeur électrique, • décalage temporel (92E) du signal de commande esclave de manière à réduire ledit délai,• reprise à l'étape de mesure jusqu'à annuler ledit délai.

Abstract translation: 本发明涉及一种用于使由具有脉宽调制的从属控制信号（2S）控制的至少一个从控制电路与主控制电路同步的方法，主控制电路由具有脉宽调制的主控信号（2M）控制，包括 主控制电路发出指示电量（7M，8M）的主边缘的同步信号（5）; 从控制电路接收同步信号; 测量相同电量（7S，8S）的从属边缘与电量的主边缘之间的延迟（9SM）; 时移（92E）从属控制信号以减少所述延迟; 并重复测量步骤，直到消除所述延迟。

公开(公告)号：WO2014133852A1

公开(公告)日：2014-09-04

申请号：PCT/US2014/017262

申请日：2014-02-20

Applicant: MICROCHIP TECHNOLOGY INCORPORATED

Inventor： QUIQUEMPOIX, Vincent

IPC: H03K5/15

CPC classification number: H03M3/34 ,  H03K5/15 ,  H03M1/00 ,  H03M1/12 ,  H03M1/804 ,  H03M3/30 ,  H03M3/322 ,  H03M3/356 ,  H03M3/422

Abstract: An input stage for a switched capacitor analog-to-digital converter has a differential voltage input receiving an input voltage, a differential reference voltage input receiving a chopped reference voltage, a common voltage connection, and a differential output. A pair of input capacitors is coupled between the differential voltage input and the differential output and a pair of reference capacitors is coupled between the differential reference voltage input. A switching unit is controlled by a first and second phase operable during the first phase to connect a first terminal of the input capacitors with the common voltage connection and couple the first terminal of the reference capacitors with the inverted differential voltage reference; and during a second phase to connect the first terminal of the input capacitors with the differential input voltage and couple the first terminal of the reference capacitors with the non-inverted differential voltage reference

Abstract translation: 用于开关电容器模拟 - 数字转换器的输入级具有接收输入电压的差分电压输入端，接收斩波参考电压的差分参考电压输入，公共电压连接和差分输出。 一对输入电容器耦合在差分电压输入和差分输出之间，一对参考电容耦合在差分参考电压输入端之间。 开关单元由在第一阶段期间可操作的第一和第二相控制，以将输入电容器的第一端与公共电压连接相连，并将参考电容器的第一端与反相的差分电压基准耦合; 并且在第二阶段期间，将输入电容器的第一端子与差分输入电压连接，并将参考电容器的第一端子与非反相差分电压基准

公开(公告)号：WO2002082449A1

公开(公告)日：2002-10-17

申请号：PCT/FR2002/001193

申请日：2002-04-04

Applicant: STMICROELECTRONICS S.A. ,  BARDOUILLET, Michel ,  WUIDART, Luc

Inventor： BARDOUILLET, Michel ,  WUIDART, Luc

IPC: G11C5/00

CPC classification number: G11C5/00 ,  G11C8/20 ,  H03K5/15 ,  H03K5/15066

Abstract: L'invention concerne un circuit (1) de stockage d'un code binaire (B 1 , B 2 , ..., B i-1 , B i , ..., B n-1 , B n ) dans une puce de circuit intégré, comportant une borne (2) d'entrée d'application d0un signal (E) de déclenchement d'une lecture du code, des bornes (3 1 , 3 2 , ..., 3 i-1 , 3 i , ..., 3 n-1 , 3 n ) de sortie propres à délivrer lidit code binaire, des premiers chemins électriques (P 1 , P 2 , ..., P i , ..., P n ) reliant individuellement ladite borne d'entrée à chaque borne de sortie, chaque chemin apportant un retard fixé à la fabrication du circuit intégré, et des moyens (4, 5 1 , 5 2 , ..., 5 i , ..., 5 n ) de prise en compte simultanée des états binaires présents en sortie des chemins électriques.

Abstract translation: 本发明涉及一种用于在集成电路芯片中存储二进制码（B1，B2，Bi-1，Bi，Bn-1，Bn）的电路（1），包括输入端（2）施加信号（E ）触发读取代码，用于传送所述二进制代码的输出端子（31,32，，3i-1,3i，... 3n-1,3n），分别连接的第一电路（P1，P2，，Pi，Pn） 所述输入端子连接到每个输出端子，每个路径在集成电路的制造中输入固定的延迟;以及同时对存在于电路径的输出中的二进制状态进行积分的装置（4,51,52,5i，...）。

公开(公告)号：WO2012131448A1

公开(公告)日：2012-10-04

申请号：PCT/IB2011/053040

申请日：2011-07-08

Applicant: TEJAS NETWORKS LIMITED ,  RAO, Srinivas ,  RANKA, Gajendra Singh

Inventor： RAO, Srinivas ,  RANKA, Gajendra Singh

IPC: H03K3/00

CPC classification number: H04W56/0015 ,  H03K5/15

Abstract: Embodiments of the present disclosure relate to a method and system for multiplexing the low frequency signals from at least one clock transmitter to at least one clock receiver to reduce interface count. The low frequency signals are multiplexed in a CLKMUX logic using selection signals. The selection signals are generated using system frame and system clocks. The multiplexed clock is received by the CLKDEMUX logic through an interface. The interface can be backplane connectors, PCB traces and cables. The CLKDEMUX logic de-multiplexes the received clock and transmits to the SELECT LOGIC for selecting at least one low frequency clock. The SELECT LOGIC selects at least one low frequency clock based on the signals from a processor. The jitter attenuator filters jitter in the low frequency clock and the CLOCK SINK distributes system clocks to rest of system elements.

Abstract translation: 本公开的实施例涉及用于将来自至少一个时钟发射机的低频信号复用到至少一个时钟接收机以减少接口数量的方法和系统。 低频信号使用选择信号在CLKMUX逻辑中复用。 使用系统帧和系统时钟生成选择信号。 复用的时钟由CLKDEMUX逻辑通过接口接收。 该接口可以是背板连接器，PCB走线和电缆。 CLKDEMUX逻辑解复用接收到的时钟，并发送到SELECT LOGIC以选择至少一个低频时钟。 SELECT LOGIC根据处理器的信号选择至少一个低频时钟。 抖动衰减器对低频时钟中的抖动进行滤波，CLOCK SINK将系统时钟分配给系统元件的其余部分。

公开(公告)号：WO0213201A3

公开(公告)日：2002-05-10

申请号：PCT/US0141533

申请日：2001-08-03

Applicant: BROADCOM CORP

Inventor： SINGOR FRANK W

IPC: G06F1/08 ,  G11C27/02 ,  H03K5/15 ,  G06F1/06

CPC classification number: H03K5/15 ,  G06F1/08 ,  G11C27/024

Abstract: A method and circuit for adjusting clock pulse widths in a high speed sample and hold circuit. A single phase clock signal is input into a pulse discriminator and separated into rising and falling edges. The edges are adjusted to a desired slope. The adjusted edges and the unadjusted edges are summed and output as multiple clock signals with a desired pulse edge alignment. The clock signals control switches in a manner to reduce signal dependent sampling distortion.

Abstract translation: 一种用于在高速采样和保持电路中调整时钟脉冲宽度的方法和电路。 单相时钟信号被输入到脉冲鉴别器中并分离成上升沿和下降沿。 边缘被调整到所需的斜率。 调整的边缘和未调整的边缘被相加并输出为具有期望的脉冲边缘对准的多个时钟信号。 时钟信号以一种减少信号相关采样失真的方式控制开关。

公开(公告)号：WO01022588A1

公开(公告)日：2001-03-29

申请号：PCT/DE2000/003258

申请日：2000-09-19

IPC: G01R31/3185 ,  G06F1/08 ,  H03K5/15 ,  H03K19/003 ,  G01R31/319 ,  G06F1/10 ,  G10F1/10

CPC classification number: H03K5/15 ,  G01R31/318541 ,  G06F1/08

Abstract: The invention relates to an integrated circuit comprising at least two clock systems with which, starting from a clock input (TE1, TE2), the corresponding clock pulse can be routed to individual switching elements or switching blocks (FFi) via clock trees (CT1, CT2, CT3). A controlled switch (MU1, MU2, MU3) is assigned to each clock tree (CT1, CT2, CT3) and, for selected operational states, enables a single common clock pulse to be applied to all clock trees. A PLL unit (PL1) is connected in incoming circuit to at least one first clock tree (CT1, CT2), and an output of this clock tree is connected to an input of the PLL unit in order to form the phase lock loop (PLL). The switches are controlled in selected operational states so that only the common clock pulse is fed to a final clock tree (CT3), and an output of this clock tree is connected to the other input of the PLL unit of the at least one first clock tree (CT1, CT2).

Abstract translation: 具有至少两个时钟系统的集成电路，其中所述相应的时钟，从一个时钟输入（TE1，TE2）通过时钟树（CT1，CT2，CT3）嵌段与各个开关元件或（FFI）是开始路由。 在这里，每个时钟树（CT1，CT2，CT3）与控制开关（MU1，MU2，MU3），借助于该用于选择的运行状态中的，所有的时钟树的单个共同的时钟可以被放置，其中，至少一个第一时钟树（CT1，CT2）一个相关联的 PLL单元（PL1），连接上游，并且以形成锁相环（PLL），该时钟树的输出端连接到PLL单元的输入端，并且开关被在所选择的运行状态致动，使得公共时钟只（最后的时钟树CT3 是）供给和连接到该时钟树的输出到所述至少第一时钟树（CT1，CT2）的PLL单元的另一个输入端。

公开(公告)号：WO1994017592A1

公开(公告)日：1994-08-04

申请号：PCT/US1994000696

申请日：1994-01-18

Applicant: CREDENCE SYSTEMS CORPORATION

Inventor： CREDENCE SYSTEMS CORPORATION ,  LESMEISTER, Gary, J.

IPC: H03K05/26

CPC classification number: G01R31/31709 ,  G01R31/3191 ,  H03K5/135 ,  H03K5/15 ,  H03L7/081 ,  H03L7/087

Abstract: A retriggered oscillator time base including a phase lock loop controlled ring (54) for direct retriggering by a reference oscillator (52). The ring (54) has taps (55) at various successive stages that are outputs to an on-the-fly selector (58) that can add any ten-bit value to a current-tap selection to enable a next-tap selection. Such on-the-fly addition can increase the period of a signal each cycle and thereby divide the reference frequency. Ring's outputs (55) are also used to drive two other retriggered rings (72, 74) for a plurality of NANO timing generators. The use of two rings allows retriggering of one of the rings before the other has completed a whole one-shot cycle. An on-the-fly selector (76) subtracts a value from a present NANO select to a next NANO select to convert back the timebase to the fixed reference frequency for phase and frequency comparison. The subtraction acts as a frequency multiplication whose output Tofx is equal to the reference frequency.

Abstract translation: 一种重新触发的振荡器时基，包括用于由参考振荡器（52）直接重新触发的锁相环控制环（54）。 环（54）具有在各种连续阶段的抽头（55），其是输出到动态选择器（58），其可以将任何十位值添加到当前抽头选择以启用下一抽头选择。 这种即时添加可以增加每个周期的信号的周期，从而划分参考频率。 环的输出（55）也用于驱动多个NANO定时发生器的另外两个重新触发的环（72,74）。 使用两个环可以使其中一个环重新触发，而另一个环已经完成了整个单次循环。 动态选择器（76）从当前NANO选择中减去值到下一个NANO选择，以将时基转换为用于相位和频率比较的固定参考频率。 减法作为输出Tofx等于参考频率的倍频。

公开(公告)号：WO2015101475A1

公开(公告)日：2015-07-09

申请号：PCT/EP2014/077723

申请日：2014-12-15

Applicant: THALES

Inventor： GUEPRATTE, Kevin ,  LEBARS, David ,  STEPHAN, Hervé

IPC: H03K5/15

CPC classification number: H03K5/15 ,  H03K5/15066 ,  H03K5/15073

Abstract: La présente invention concerne un circuit (40) de génération d'au moins deux signaux rectangulaires (S 1 , S 2 ) à déphasage réglable comprenant un circuit diviseur de fréquence (46) recevant en entrée un signal d'horloge (CLK) et fournissant en sortie un signal (CLK_2), au moins deux comparateurs (C1, C2), recevant respectivement sur une entrée une première tension de seuil (Vs 1 ) et au moins une seconde tension de seuil (Vs 2 ) et sur une seconde entrée un signal rampe synchronisé avec le signal d'horloge, les au moins deux tensions de seuil permettant de régler la valeur du déphasage entre les au moins deux signaux rectangulaires et au moins deux bascules de type D (D1, D2) recevant respectivement sur leurs entrées d'horloge, le signal de sortie (Cmp1 ) du premier comparateur et le signal de sortie (Cmp2) du deuxième comparateur et sur leur entrée " D ", le signal de sortie du circuit diviseur de fréquence.

Abstract translation: 本发明涉及一种用于产生具有可调相移的至少两个矩形信号（S1，S2）的电路（40），包括接收作为输入的时钟信号（CLK）的分频器电路（46），并提供信号（CLK_2） 作为输出，分别在一个输入端接收第一阈值电压（Vs1）和至少一个第二阈值电压（Vs2）的至少两个比较器（C1，C2）和与第二输入端上的时钟信号同步的斜坡信号， 所述至少两个阈值电压使得可以调整所述至少两个矩形信号之间的相移值和分别从所述第一比较器接收所述输出信号（Cmp1）的至少两个D型开关（D1，D2），以及 来自第二比较器的输出信号（Cmp2）及其“D”输入上的分频电路的输出信号。

公开(公告)号：WO2015048931A1

公开(公告)日：2015-04-09

申请号：PCT/CN2014/088040

申请日：2014-09-30

Applicant: AVANTWAVE LIMITED

Inventor： CHAK, Chu Kwong

IPC: H02P7/29

CPC classification number: H03K17/28 ,  H03K5/15 ,  H03K5/1565 ,  H03K17/162 ,  H03K17/567 ,  H03K17/687 ,  H03K17/6871 ,  H03K2217/0063 ,  H03K2217/0072

Abstract: A gate control circuit for controlling gates of at least a half side of an H-bridge circuit includes: an input terminal configured to connect to a PWM signal; a power terminal configured to connect to a voltage source that supplies a positive voltage; a ground terminal configured to connect to a ground reference; and a control circuit connected with the input terminal, the power terminal, and the ground terminal. The control circuit includes: two high side switches configured to be connected with the voltage source respectively through the power terminal; two low side switches configured to be connected with the ground reference respectively through the ground terminal; a first inverter connecting the two high side switches; a second inverter connecting the two low side switches; and a first resistor and a second resistor connecting the two high side switches to the two low side switches respectively.

Abstract translation: 一种用于控制H桥电路的至少半边的栅极的栅极控制电路包括：被配置为连接到PWM信号的输入端; 电源端子，被配置为连接到提供正电压的电压源; 接地端子，被配置为连接到接地基准; 以及与输入端子，电源端子和接地端子连接的控制电路。 所述控制电路包括：两个高侧开关，分别经由所述电源端子与所述电压源连接; 两个低侧开关分别经由接地端子与接地基准相连接; 连接两个高侧开关的第一逆变器; 连接两个低侧开关的第二反相器; 以及分别将两个高侧开关连接到两个低侧开关的第一电阻器和第二电阻器。

公开(公告)号：WO2010107706A1

公开(公告)日：2010-09-23

申请号：PCT/US2010/027345

申请日：2010-03-15

Applicant: SUPERTEX, INC. ,  WALKER, James, T. ,  READ, Andrew

Inventor： WALKER, James, T. ,  READ, Andrew

IPC: H03K5/00

CPC classification number: H03K5/15 ,  H03K5/15066 ,  H05B33/0824

Abstract: A phase shift generation circuit has an edge detector, which receives an input pulse signal and outputs a first and a second edge signal denoting the time of occurrence of the first and second edges of the input pulse signal. The circuit also has a divide by N circuit, which receives a first clock signal and a group of signals representing a number N, and outputs a second clock signal, said a second clock signal having a frequency equal to the frequency of said first clock signal divided by the number N. The circuit further comprises a pulse counter, which receives the first edge signal and the second clock signal, and outputs a group of signals representing the number of the second clock pulses between occurrences of the first edge signal.

Abstract translation: 相移产生电路具有边缘检测器，其接收输入脉冲信号并输出​​表示输入脉冲信号的第一和第二边缘出现时间的第一和第二边缘信号。 电路还具有除N电路，该电路接收第一时钟信号和表示数字N的一组信号，并输出第二时钟信号，所述第二时钟信号具有等于所述第一时钟信号的频率的频率 除以数字N.电路还包括脉冲计数器，其接收第一边缘信号和第二时钟信号，并且输出表示第一边缘信号出现之间的第二时钟脉冲数的一组信号。