公开(公告)号：WO2018136761A1

公开(公告)日：2018-07-26

申请号：PCT/US2018/014457

申请日：2018-01-19

Applicant: QUALCOMM INCORPORATED

Inventor： HOSSEINI, Seyedkianoush ,  RICO ALVARINO, Alberto ,  CHEN, Wanshi

IPC: H03M13/29 ,  H03M13/35 ,  H04L1/00

CPC classification number: H03M13/2771 ,  H03M13/09 ,  H03M13/091 ,  H03M13/235 ,  H03M13/2942 ,  H03M13/2966 ,  H03M13/35 ,  H03M13/611 ,  H03M13/6306 ,  H03M13/635 ,  H04L1/005 ,  H04L1/0066 ,  H04L1/0067 ,  H04L1/0071 ,  H04L1/1819

Abstract: In an aspect, an apparatus (500) may receive content to be transmitted and generate a first turbo encoded codeword (O1) from the content through use of a first turbo encoder (502). The apparatus maybe further configured to generate an interleaved codeword (O2) based on the first turbo encoded codeword through use of an interleaver (504), generate a second turbo encoded codeword from the interleaved codeword through use of a second turbo encoder (506), and transmit at least a portion of the second turbo encoded codeword. In an aspect, an apparatus (601) may receive data including outer turbo encoded, interleaved, inner turbo encoded content. The apparatus may generate a first decoded instance of the data (O3) using a first turbo decoder (602), generate a de-interleaved instance of the data (604) based on the first decoded instance of the data using a de-interleaver (604), generate a second decoded instance (O4) of the data from the de-interleaved instance of the data using a second turbo decoder (606), and perform a CRC on the second decoded instance of the data. The serial concatenation of two turbo encoders provides for a very low rate code word.

公开(公告)号：WO2018028366A1

公开(公告)日：2018-02-15

申请号：PCT/CN2017/092179

申请日：2017-07-07

Applicant: 华为技术有限公司

Inventor： 王俊 ,  李榕 ,  张华滋 ,  孟贤 ,  刘小成

IPC: H03M13/00

CPC classification number: H03M13/091 ,  H03M13/00 ,  H03M13/1108 ,  H03M13/13 ,  H03M13/2927 ,  H03M13/3927

Abstract: 一种译码方法及设备、译码器，该方法包括：接收待译码信号对应的N个LLR，N为码长（S101），根据先验LLR和/或后验LLR将K个译码比特划分为可靠比特和不可靠比特（S102），根据N个LLR和预设规则生成M条译码路径（S103），根据M条译码路径的PM值筛选出每一级目标译码路径，得到每一级译码比特的译码结果（S104）。

公开(公告)号：WO2014015516A1

公开(公告)日：2014-01-30

申请号：PCT/CN2012/079268

申请日：2012-07-27

Applicant: ALCATEL-LUCENT SHANGHAI BELL CO., LTD ,  ALCATEL LUCENT ,  KUANG, Qicheng ,  SHANG, Qianlin

Inventor： KUANG, Qicheng ,  SHANG, Qianlin

IPC: H03M13/09 ,  H04L1/00

CPC classification number: H03K19/017509 ,  H03K19/17728 ,  H03K19/21 ,  H03M13/091 ,  H03M13/6561 ,  H04L1/0061

Abstract: Embodiments of the claimed subject matter provide a method and apparatus for performing pipelined operations on input data with feedback. One embodiment of the apparatus includes a first logic circuit for determining a value of a first function based on input data for a first clock cycle. The first logic circuit includes pipeline stages that perform subsets of calculations of the value of the first function in one clock cycle. The apparatus also includes a second logic circuit for determining a value of a second function for the first clock cycle based on a value of a third function for a second clock cycle prior to the first clock cycle. The apparatus further includes a third logic circuit for determining a value of the third function for the first clock cycle by combining the values of the first and second functions for the first clock cycle.

Abstract translation: 所要求保护的主题的实施例提供了一种用于对具有反馈的输入数据执行流水线操作的方法和装置。 该装置的一个实施例包括用于基于第一时钟周期的输入数据确定第一功能的值的第一逻辑电路。 第一逻辑电路包括在一个时钟周期内执行第一功能的值的计算子集的流水线级。 该装置还包括第二逻辑电路，用于基于第一时钟周期之前的第二时钟周期的第三函数的值来确定第一时钟周期的第二函数的值。 该装置还包括第三逻辑电路，用于通过组合用于第一时钟周期的第一和第二功能的值来确定第一时钟周期的第三函数的值。

公开(公告)号：WO2013006388A2

公开(公告)日：2013-01-10

申请号：PCT/US2012044735

申请日：2012-06-28

Applicant: INTEL CORP ,  RADHAKRISHNAN SIVAKUMAR ,  SCHMISSEUR MARK A ,  TAN SIN S ,  HAREN KENNETH C ,  BROWN THOMAS C ,  KUMAR PANKAJ ,  GOPAL VINODH ,  FEGHALI WAJDI K

Inventor： RADHAKRISHNAN SIVAKUMAR ,  SCHMISSEUR MARK A ,  TAN SIN S ,  HAREN KENNETH C ,  BROWN THOMAS C ,  KUMAR PANKAJ ,  GOPAL VINODH ,  FEGHALI WAJDI K

CPC classification number: G06F11/10 ,  G06F11/1076 ,  H03M1/1052 ,  H03M7/42 ,  H03M13/09 ,  H03M13/091 ,  H03M13/158 ,  H03M13/6575

Abstract: Embodiments of the present disclosure describe methods, apparatus, and system configurations for cyclic redundancy check circuits using Galois-field arithmetic.

Abstract translation: 本公开的实施例描述了使用伽罗瓦域算术的循环冗余校验电路的方法，装置和系统配置。

公开(公告)号：WO2012108411A1

公开(公告)日：2012-08-16

申请号：PCT/JP2012/052696

申请日：2012-02-07

Applicant: 日本電気株式会社 ,  竹内 俊樹 ,  井倉 裕之

Inventor： 竹内　俊樹 ,  井倉　裕之

IPC: H03M13/29 ,  H04L1/00

CPC classification number: H04L1/0014 ,  H03M13/09 ,  H03M13/091 ,  H03M13/235 ,  H03M13/2707 ,  H03M13/2732 ,  H03M13/29 ,  H03M13/2957 ,  H03M13/41 ,  H03M13/6513 ,  H03M13/6516 ,  H03M13/6519 ,  H03M13/6561 ,  H04L1/0043 ,  H04L1/0052 ,  H04L1/0071

Abstract: 【課題】複数の無線通信方式における種々の符号化／復号化処理を高速に、かつ簡単な回路構成によって実現しうる符号化／復号化処理プロセッサ等を提供する。 【解決手段】符号化／復号化処理プロセッサ１００は、符号化および復号化処理専用のコプロセッサ１１を有すると共に、コプロセッサが、外部から与えられた動作モードおよび生成多項式についての設定を記憶するパラメータレジスタ６０と、動作モードおよび生成多項式に基づいて動作し、符号化および復号化処理に必要な演算を１サイクルで複数のビット分を並列に行う演算回路２２ａとを備える。また、記憶装置のアドレスを出力するアドレスジェネレータ回路３０，４０と、データを一時的に格納するＦＩＦＯ回路３１，４１と、データを予め定められたビット数に揃えて出力するデータパッキング回路３２，４２とを備えるメモリコントローラ２０～２１を有する。

Abstract translation: [问题]提供一种可以在多个无线通信系统中快速执行各种编码/解码处理的编码/解码处理器等，并且可以通过使用简单的电路配置来进行编码/解码处理器等。 编码/解码处理器（100）包括专用于编码和解码处理的协处理器（11）。 协处理器（11）包括：存储外部给定操作模式的参数寄存器（60）和生成多项式的设置; 以及计算电路（22a），其以并行方式通过每个周期的多个位基于操作模式和生成多项式进行编码和解码处理所需的计算。 协处理器（11）还包括存储器控制器（20,21），其包括：地址发生器电路（30,40），用于输出存储设备的地址; 用于临时存储数据的FIFO电路（31,41） 和数据打包电路（32,42），用于构成用于输出的预定数量的数据位。

公开(公告)号：WO2010115371A1

公开(公告)日：2010-10-14

申请号：PCT/CN2010/071603

申请日：2010-04-07

Applicant: 华为技术有限公司 ,  张玉琳

Inventor： 张玉琳

IPC: H03M13/00

CPC classification number: H03M13/091

Abstract: 本发明公开了一种循环冗余校验CRC码的实现方法和装置，涉及通信系统中的差错控制技术，能够显著提高实现CRC码时系统的运算性能，满足高速CRC数据处理时的运算需求。本发明实施例提供的 CRC码的实现方法包括对并行输入的信息码进行至少一次异或，且在所述异或过程中进行至少一次流水，获取第一结果；将前一次获得的CRC码进行异或，得到第二结果；将所述第二结果和所述第一结果进行异或，获取当前的CRC码。本发明适用于任何需要以硬件方式实现CRC码的领域中。

公开(公告)号：WO2008069465A1

公开(公告)日：2008-06-12

申请号：PCT/KR2007/005679

申请日：2007-11-13

Applicant: SAMSUNG ELECTRONICS CO, . LTD.

Inventor： HONG, Jin-Seok

IPC: G06F11/14

CPC classification number: H03M13/091

Abstract: A method and apparatus for checking correction errors using a cyclic redundancy check (CRC). The method includes calculating and storing a syndrome from a received word; outputting an error value generated by correcting errors in the received word using a CRC after binding the error value to bits; dividing the error value outputted in bits into a first function unit and a second function unit; detecting a first modular value in which the first function unit is modularized using a look up table; generating a second modular value by performing modular arithmetic on the second function unit; operating and re-modularizing the first modular value and the second modular value in order to generate a part syndrome value; and accumulating the part syndrome value in order to determine errors in error correction.

Abstract translation: 一种使用循环冗余校验（CRC）校验校正误差的方法和装置。 该方法包括从接收到的单词中计算和存储综合征; 通过在将误差值绑定到位之后使用CRC来输出通过校正接收到的字中的错误而产生的错误值; 将输出的误差值除以第一功能单元和第二功能单元; 使用查找表检测第一功能单元被模块化的第一模块值; 通过对所述第二功能单元执行模运算来产生第二模块值; 操作和重新模块化第一模块值和第二模块值以产生零件校正值; 并累积零件综合征值，以确定纠错中的误差。

公开(公告)号：WO2008023684A1

公开(公告)日：2008-02-28

申请号：PCT/JP2007/066156

申请日：2007-08-21

Applicant: 松下電器産業株式会社 ,  本塚 裕幸

Inventor： 本塚 裕幸

IPC: H03M13/09

CPC classification number: H03M13/091

Abstract: 　処理遅延を小さくすることができ、追加の乗算回路・剰余回路を不要にして回路規模を小さくすることができる並列剰余演算器。この装置では、並列ＣＲＣ計算回路（１００）は、入力データが複数のサブブロックに分割されて並列に入力される入力端子（１０１）～（１０４）、各サブブロックの先頭点に対応する部分ＣＲＣを初期値として生成する初期値生成部（１１０）、各サブブロックの先頭に対応する部分ＣＲＣを初期値として受け取り、残りの部分ＣＲＣを所定の漸化式に従って順次生成する部分ＣＲＣ生成部（１１１）～（１１４）、部分ＣＲＣの値の論理積を計算するＡＮＤ部（１２１）～（１２４）、及びＡＮＤ部（１２１）～（１２４）から出力される値を累積的に加算する累積加算部（１３０）を備える。

Abstract translation: 提供并行残余算术运算单元，以减少处理延迟，并且不需要额外的乘法器或残余运算电路，使得电路的尺寸变小。 在并行残差运算单元中，并行CRC计算电路（100）由输入端子（101）〜（104）构成，输入数据被分割为多个子块，并且子块被并行输入 ，用于产生与每个子块的最前面相对应的部分CRC作为初始值的初始值生成单元（110），用于接收对应于最前面的部分CRC的部分CRC生成单元（111） - （114） 每个子块作为初始值，并且根据复现方程依次生成残余部分CRC，用于计算部分CRC值的逻辑乘法的AND单元（121） - （124）和累积加法单元（130） 添加从AND单元（121）输出的值（124）。

公开(公告)号：WO2007003231A1

公开(公告)日：2007-01-11

申请号：PCT/EP2005/053119

申请日：2005-06-30

Applicant: FREESCALE SEMICONDUCTOR, INC ,  LIN, Bo

Inventor： LIN, Bo

IPC: H03M13/09

CPC classification number: H03M13/091 ,  H03M13/6569

Abstract: A method of generating Cyclic Redundancy Checking codes based upon an N-bit binary string (200) comprises initially reducing the N-bit binary string (20C into a compressed string of bits (B', B'', B''') using a compression look-up table (202, 204). In a vector, subblocks are reduced in parallel by parallel table look-ups using the same table. The compressed string of bits (B', B''') is congruent with the N-bit binary string (200) and so share a same CRC code. Using the compressed string of bits, a conventional CRC generation technique employed to generate the CRC code. For processing on a SIMD vector DSP.

Abstract translation: 一种基于N位二进制串（200）产生循环冗余校验码的方法包括：首先使用以下方式将N位二进制串（20C）减少为压缩的比特串（B'，B“，B”'） 压缩查找表（202,204），在向量中，使用相同的表，通过并行表查找并行地减少子块，压缩的位串（B'，B“'）与 N位二进制串（200）等共享相同的CRC码，使用压缩的比特串，用于生成CRC码的常规CRC生成技术，用于在SIMD向量DSP上进行处理。

公开(公告)号：WO2002093753A1

公开(公告)日：2002-11-21

申请号：PCT/US2002/015496

申请日：2002-05-14

Applicant: NETWORK ELEMENTS, INC.

Inventor： KELLER, Richard, B.

IPC: H03M13/00

CPC classification number: H03M13/091 ,  H03M13/617

Abstract: A CRC generation unit is equipped with multiple polynomial division circuits (PDC) to perform multiple different bit lengths polynomial divisions in parallel, including outputting of multiple remainder values, for an iteration of an iterative CRC generation for a data block. In one embodiment, the unit also includes a selector to select one of the remainder values, and a register to store the selected remainder value, return the stored remainder value to the PDCs for formation of different bit length dividends, and output the stored remainder value of the last iteration as the generated CRC value. In one embodiment, the unit further includes alignment circuitry to align the data block. In one embodiment, multiple units are provided to generate the CRC values of successive variable length data blocks. In one embodiment, the units form a shared resource to multiple network traffic flow processing units of a network traffic routing IC.

Abstract translation: CRC生成单元配备有多个多项式除法电路（PDC），以并行执行多个不同的位长度多项式除法，包括输出多个余数值，用于数据块的迭代CRC生成的迭代。 在一个实施例中，该单元还包括选择器，用于选择余数值中的一个值，以及一个寄存器来存储所选择的余数值，将存储的余数值返回给PDC以形成不同的位长度分配，并输出存储的余数值 作为生成的CRC值。 在一个实施例中，该单元还包括对准数据块的对准电路。 在一个实施例中，提供多个单元以产生连续可变长度数据块的CRC值。 在一个实施例中，这些单元形成到网络业务路由IC的多个网络业务流处理单元的共享资源。