公开(公告)号：WO02080183A3

公开(公告)日：2003-04-17

申请号：PCT/US0207340

申请日：2002-03-08

Applicant: INTEL CORP

Inventor： TRIPP MICHAEL ,  MAK TAK ,  SPICA MICHAEL

IPC: G01R31/28 ,  G11C11/401 ,  G11C11/413 ,  G11C29/02 ,  G11C29/34 ,  G11C29/50 ,  G11C29/00

CPC classification number: G11C29/028 ,  G11C29/02 ,  G11C29/50 ,  G11C2029/5004

Abstract: An apparatus and method for testing memory cells comprising coupling a first and a second memory cell to a first and a second bit lines, respectively, reading data from the first and second memory cells through the first and second bit lines, and comparing the voltage levels of the first and second bit lines.

Abstract translation: 一种用于测试存储器单元的装置和方法，包括分别将第一和第二存储器单元耦合到第一和第二位线，通过第一和第二位线从第一和第二存储器单元读取数据，以及将电压电平 的第一和第二位线。

公开(公告)号：WO99023666A1

公开(公告)日：1999-05-14

申请号：PCT/US1998/012885

申请日：1998-06-19

IPC: G11C29/20 ,  G11C29/34 ,  G11C29/00

CPC classification number: G11C29/34 ,  G11C29/20

Abstract: A circuit and method are provided for stress-testing EEPROMS by incrementally selecting and deselecting word lines. The circuit of the invention comprises a memory cell array, a set of decoders for decoding a memory address bus and controlling word lines for the memory cell array, a control circuit, and a shift register driven by the control circuit. Each bit of the shift register has the capability of overriding a group of one or more of the decoders. When the initiation signal is received by the control circuit, a state control bit is set high and is clocked through the shift register. The high bit overrides successive groups of decoders as it is shifted through the shift register, until all word lines in the memory cell array are selected. After the stress test has been performed, the state control bit is returned to zero and is cycled through the shift register on successive clock cycles, incrementally deselecting groups of word lines until all word lines are deselected.

Abstract translation: 提供电路和方法，通过逐步选择和取消选择字线来对EEPROMS进行应力测试。 本发明的电路包括存储单元阵列，用于解码存储器地址总线和控制存储单元阵列的字线的解码器组，控制电路和由控制电路驱动的移位寄存器。 移位寄存器的每个位具有覆盖一组或多个解码器的能力。 当控制电路接收到启动信号时，状态控制位被置为高电平并通过移位寄存器计时。 当它被移位通过移位寄存器时，高位将覆盖连续的解码器组，直到选择存储单元阵列中的所有字线为止。 在执行了应力测试之后，状态控制位返回到零，并在连续的时钟周期循环通过移位寄存器，逐渐取消选择字线组，直到所有字线被取消选择。

公开(公告)号：WO98054729A1

公开(公告)日：1998-12-03

申请号：PCT/CA1998/000150

申请日：1998-02-25

IPC: G11C29/34 ,  G11C29/00

CPC classification number: G11C29/34

Abstract: It discloses novel BIST controller which detects single port faults and inter-port shorts in multi-port random access memories. The algorithm performs a conventional single-port test such as MARCH or SMARCH on one port of the memory and performs an inter-port test on all other ports. The algorithm does not impose any extra test time and requires the addition of only a few gates to a conventional single-port BIST controller, independently of the size of the memory.

Abstract translation: 它公开了新颖的BIST控制器，它检测多端口随机存取存储器中的单端口故障和端口间短路。 该算法在存储器的一个端口上执行常规的单端口测试，例如MARCH或SMARCH，并在所有其他端口上执行端口间测试。 该算法不会施加任何额外的测试时间，并且要求仅与传统的单端口BIST控制器相加的只有几个门，而与存储器的大小无关。

公开(公告)号：WO2019140364A1

公开(公告)日：2019-07-18

申请号：PCT/US2019/013461

申请日：2019-01-14

Applicant: MICROCHIP TECHNOLOGY INCORPORATED

Inventor： VERGNES, Alain ,  MATULIK, Eric ,  MAUNIER, Marc

IPC: G11C29/08 ,  G11C29/10 ,  G11C29/12 ,  G11C29/34 ,  G11C29/36 ,  G11C29/38 ,  G11C29/52 ,  G11C29/02 ,  G11C29/04

CPC classification number: G06F11/0796 ,  G06F3/061 ,  G06F3/0614 ,  G06F3/0629 ,  G06F11/08 ,  G06F13/1689 ,  G11C29/022 ,  G11C29/08 ,  G11C29/10 ,  G11C29/12 ,  G11C29/1201 ,  G11C29/34 ,  G11C29/36 ,  G11C29/38 ,  G11C29/52 ,  G11C2029/0409 ,  G11C2029/3602

Abstract: A memory controller includes a generator circuit configured to generate a predetermined pattern of data, an address input, and a memory interface circuit. The memory interface circuit is configured to write the predetermined pattern of data to a memory at an address identified in the address input. The memory interface circuit is further configured to read a stored pattern of data from the memory at the address. The memory controller further includes an integrity checker circuit configured to compare the predetermined pattern of data and the stored pattern of data and identify an error of the memory based upon the comparison.

公开(公告)号：WO03019574A3

公开(公告)日：2003-05-22

申请号：PCT/DE0201807

申请日：2002-05-18

Applicant: BOSCH GMBH ROBERT ,  EBERHARDT FRIEDEMANN ,  KLOSE HANS-PETER

Inventor： EBERHARDT FRIEDEMANN ,  KLOSE HANS-PETER

IPC: G11C29/34 ,  G11C29/50 ,  G11C29/00

CPC classification number: G11C29/50 ,  G11C11/41 ,  G11C29/34

Abstract: The invention relates to measures by which means the efficacy of the high-voltage (HV) screening of integrated circuits comprising a memory structure and a word decoder can be significantly improved. A plurality of memory cells (11) of the memory structure (1) are respectively collected together to form one word. The outputs of the word decoder (2) are respectively connected to a word of the memory structure (1) by means of word lines (12). Said word decoder (2) first determines the complements of address bits from adjacent address bits by means of a logical circuit element. For each word of the memory structure (1), the word decoder (2) then determines a word line signal equivalent to 0 or 1, by means of the logical circuit element and from the address bits and the complements thereof, and can thus isolate a word of the memory structure (1) for an access, i.e. for a reading process and/or a writing process. During high-voltage screening, the supply voltage is increased for different circuit conditions designated as screening vectors. According to the invention, the logical circuit element comprises optionally activatable means for equating the address bits with the complements thereof, in such a way that a test mode can be activated in order to generate screening vectors. According to this mode, all address bits are equated and the complements of the address bits are likewise equated with the address bits.

Abstract translation: 但是也有一些用于具有存储器的结构和字译码器显著改善高电压（HV）放映的有效性集成电路提出的措施。 多个存储结构（1）的存储单元（11）中的每一个被组合以形成一个字。 字解码器（2）的输出被连接到字线（12），每个与所述存储结构（1）的一个字。 与地址位的逻辑电路的帮助下确定的字译码器（2）施加的第一，这些地址位的补码。 然后，由地址位的电路逻辑和它们Komplemen用于存储器结构的每个字（1）的字线信号作为0或1，并且所确定的字译码器（2）可以是存储器结构的一个字以这种方式（1），用于访问 即 ，解锁用于读操作和/或写入操作。 当HV-筛选电源电压在不同的增加指定作为筛选载体的电路条件。 根据本发明，电路逻辑选择性用于与它们的互补物等同的地址位，从而为实现筛选载体，测试模式可被激活，其中所有的地址位设置为等于和地址位的补码也被设定为等于地址位活化的装置。

公开(公告)号：WO01003139A1

公开(公告)日：2001-01-11

申请号：PCT/US2000/018156

申请日：2000-06-29

IPC: G01R31/28 ,  G11C7/10 ,  G11C11/401 ,  G11C11/408 ,  G11C29/34 ,  G11C29/50 ,  G11C7/00

CPC classification number: G11C7/1072

Abstract: A RAMBUS dynamic random access memory (40) includes a test control circuit (44) that selectively couples a row address latch to either a row sense control signal or a CAD control signal. In a normal operating mode, the test control circuit couples the row address latch (26) to the row sense control signal so that the row sense control signal both latches a row address and senses a row of memory cells corresponding to the latched address. Prior to conducting a core noise test, the test control circuit couples the row address latch to the CAD control signal so that the row address is latched by the CAD control signal, and the row sense control signal only functions during the core noise test to sense a row corresponding to the latched row. The memory also includes a multiplexer (48) that receives a time-multiplexed data/address bus and simultaneously couples a first part of the data/address bus to an internal data bus and a second part of the data/address bus to an internal address bus.

Abstract translation: RAMBUS动态随机存取存储器（40）包括选择性地将行地址锁存器耦合到行检测控制信号或CAD控制信号的测试控制电路（44）。 在正常操作模式下，测试控制电路将行地址锁存器（26）耦合到行读控制信号，使得行读控制信号都锁存行地址并且感测对应于锁存地址的一行存储单元。 在进行核心噪声测试之前，测试控制电路将行地址锁存器耦合到CAD控制信号，使得行地址由CAD控制信号锁存，并且行检测控制信号仅在核心噪声测试期间起作用以感测 一行对应于锁存行。 存储器还包括多路复用器（48），其接收时间复用的数据/地址总线，同时将数据/地址总线的第一部分与内部数据总线和数据/地址总线的第二部分耦合到内部地址 总线。

公开(公告)号：WO01001422A1

公开(公告)日：2001-01-04

申请号：PCT/GR2000/000022

申请日：2000-06-23

IPC: G01R31/28 ,  G11C29/10 ,  G11C29/34 ,  G11C29/38 ,  G11C29/00

CPC classification number: G11C29/10 ,  G11C29/34 ,  G11C29/38

Abstract: A Built-in Self Test (BIST) scheme for testing Random Access Memories (RAMs) is disclosed. This scheme is capable of testing either stand-alone or embedded RAMs. Furthermore testing algorithms to exploit this scheme in order to detect all Neighborhood Pattern Sensitive Faults (NPSFs) as well as all cell stuck-at and transition faults in the memory array, and also all single stuck-at faults in the address decoding or the sensing/writing circuitry, are given. The BIST circuitry includes a BIST Controller, a Test Pattern Generation (TPG) unit, a register (RWR) to read and write test data from/to the memory array and a BIST I/O circuitry. The BIST Controller controls the RAM during the test mode of operation while TPG generates the proper test patterns to test the RAM. Test patterns are used to fulfill the RWR register. Since, in the proposed scheme the cells of RWR are connected directly to the sense amplifiers and write buffers of the sensing/writing circuitry, test data can be written to the cells of a word line in parallel while multiple word lines can be written with the same test data in successive write sessions. In addition various methods are given to evaluate the data retrieved in RWR from the memory array, in order to detect and locate possible faults. Finally, the BIST I/O is capable of storing test information concerning the location of a malfunction in the RAM and outputting this information to the external environment via an integrated circuit I/O port or in collaboration with a TAP controller.

Abstract translation: 公开了一种用于测试随机存取存储器（RAM）的内置自测（BIST）方案。 该方案能够测试独立或嵌入式RAM。 此外，测试算法利用此方案以检测所有邻域模式敏感故障（NPSF）以及存储器阵列中的所有单元卡住和转换故障，以及地址解码或传感中的所有单一卡住故障 /写电路。 BIST电路包括BIST控制器，测试模式产生（TPG）单元，用于从/到存储器阵列读取和写入测试数据的寄存器（RWR）以及BIST I / O电路。 BIST控制器在测试操作模式期间控制RAM，而TPG生成适当的测试模式以测试RAM。 测试模式用于完成RWR寄存器。 由于在所提出的方案中，RWR的单元直接连接到感测/写入电路的读出放大器和写入缓冲器，所以可以将测试数据并行地写入字线的单元，同时可以写入多个字线 连续写入会话中的相同测试数据。 此外，给出了从存储器阵列中评估在RWR中检索的数据的各种方法，以便检测和定位可能的故障。 最后，BIST I / O能够存储关于RAM中的故障位置的测试信息，并通过集成电路I / O端口或与TAP控制器协作将该信息输出到外部环境。

公开(公告)号：WO2015015556A1

公开(公告)日：2015-02-05

申请号：PCT/JP2013/070502

申请日：2013-07-29

Applicant: 富士通株式会社

Inventor： 村田　誠治

IPC: G11C29/34

CPC classification number: G11C29/10 ,  G11C11/41

Abstract: 　半導体記憶装置は、データを保持する複数のメモリセルを含むメモリブロックと、同一ビットの複数のメモリセルのカラムアドレスのうちの半分の第１カラムアドレスを選択する第１選択信号、又は、残りの半分の第２カラムアドレスを選択する第２選択信号を出力する選択回路であって、複数のメモリセルに試験データを書き込むときは、第１選択信号及び第２選択信号の両方を出力し、通常データを書き込むときは、第１選択信号又は第２選択信号のいずれか一方を出力する選択回路と、メモリセルに書き込むライトデータと第１選択信号とに基づき、同一ビットの複数のメモリセルのうち、第１カラムアドレスに対応する第１メモリセルにライトデータを出力する第１ドライバと、ライトデータと第２選択信号とに基づき、第２カラムアドレスに対応する第２メモリセルにライトデータを出力する第２ドライバとを含む。

Abstract translation: 半导体存储装置包括：存储块，其包括容纳数据的多个存储单元; 选择电路，其是输出选择第一列地址的第一选择信号的选择电路，所述第一选择信号是用于相同比特的多个存储器单元的列地址中的一半，或选择第二列地址的第二选择信号， 是剩余的一半，使得当向多个存储单元写入测试数据时，输出第一选择信号和第二选择信号，并且当写入正常数据时，输出第一选择信号或第二选择信号; 基于要写入存储单元的写入数据和第一选择信号的第一驱动器将写入数据输出到与用于相同位的多个存储器单元中的第一列地址对应的第一存储器单元 ; 以及第二驱动器，其基于写入数据和第二选择信号将写入数据输出到与第二列地址对应的第二存储器单元。

公开(公告)号：WO2013080309A1

公开(公告)日：2013-06-06

申请号：PCT/JP2011/077580

申请日：2011-11-29

Applicant: 富士通株式会社 ,  村田誠治

Inventor： 村田誠治

IPC: G11C29/04 ,  G11C29/34

CPC classification number: G11C29/12 ,  G11C7/10 ,  G11C11/41 ,  G11C29/04 ,  G11C29/24 ,  G11C29/70 ,  G11C29/802

Abstract: 　本発明を適用した１システムは、複数のメモリセルアレイ、及び該メモリセルアレイの予備とするメモリセルアレイである冗長セルアレイを備える。そのシステムは、更に、複数のメモリセルアレイ、及び冗長セルアレイにそれぞれデータを書き込むための複数の書込回路と、メモリセルアレイ別に配置された、格納対象として入力されたデータを保持する保持部と、メモリセルアレイの書込回路毎に配置され、該書込回路に出力するデータを、該メモリセルアレイの保持部、及び他のメモリセルアレイの保持部からそれぞれ入力するデータのなかから選択する選択部と、所定の信号がアクティブとなった場合に、２つ以上の選択部に同じデータを選択させ、該同じデータを３つ以上の書込回路に入力させることより、２つ以上のメモリセルアレイ、及び冗長セルアレイに該同じデータを書き込ませる切換部と、を具備する。

Abstract translation: 应用本申请的系统具有多个存储单元阵列和作为上述存储单元阵列的备用存储单元阵列的冗余单元阵列。 该系统还具有：用于将数据写入多个存储单元阵列和冗余单元阵列中的每一个的多个写入电路; 保持单元，与所述存储单元阵列分开布置，用于保存已被输入以存储的数据; 选择单元，其设置有每个存储单元阵列写入电路，用于从从存储单元阵列的保持单元或其它存储单元阵列的保持单元输入的数据中选择要输出到写入电路的数据; 以及切换单元，用于当预定信号有效时，通过两个或多个选择单元选择相同的数据，并且使相同的数据被输入到三个或更多个写入电路，从而使相同的数据成为 写入两个或多个存储单元阵列和冗余单元阵列。

公开(公告)号：WO2010129127A3

公开(公告)日：2011-01-20

申请号：PCT/US2010030167

申请日：2010-04-07

Applicant: SYNOPSYS INC ,  NICOLAIDIS MICHAEL ,  BOUTOBZA SLIMANE

Inventor： NICOLAIDIS MICHAEL ,  BOUTOBZA SLIMANE

IPC: G11C29/28 ,  G11C29/12 ,  G11C29/34

CPC classification number: G11C29/16 ,  G11C8/16 ,  G11C29/56

Abstract: One embodiment provides a runtime programmable system which comprises methods and apparatuses for testing a multi-port memory device to detect a multi-port memory fault, in addition to typical single-port memory faults that can be activated when accessing a single port of a memory device. More specifically, the system comprises a number of mechanisms which can be configured to activate and detect any realistic fault which affects the memory device when two simultaneous memory access operations are performed. During operation, the system can receive an instruction sequence, which implements a new test procedure for testing the memory device, while the memory device is being tested. Furthermore, the system can implement a built-in self-test (BIST) solution for testing any multi-port memory device, and can generate tests targeted to a specific memory design based in part on information from the instruction sequence.

Abstract translation: 一个实施例提供了一种运行时可编程系统，其包括用于测试多端口存储器设备以检测多端口存储器故障的方法和装置，以及当访问存储器的单个端口时可被激活的典型单端口存储器故障 设备。 更具体地说，该系统包括多个机构，其可被配置为激活和检测在执行两个同时存储器访问操作时影响存储器设备的任何现实故障。 在操作期间，系统可以接收指令序列，该指令序列在测试存储器件的同时实现用于测试存储器件的新测试程序。 此外，系统可以实现内置的自检（BIST）解决方案，用于测试任何多端口存储设备，并且可以部分地基于指令序列的信息，生成针对特定存储器设计的测试。