公开(公告)号：WO2017143584A1

公开(公告)日：2017-08-31

申请号：PCT/CN2016/074663

申请日：2016-02-26

Applicant: SHENZHEN XPECTVISION TECHNOLOGY CO., LTD.

Inventor： CAO, Peiyan ,  CHENG, Huabin ,  LIU, Yurun

IPC: G11C29/24 ,  G01T1/24

CPC classification number: G11C29/70 ,  G11C29/24 ,  G11C29/50 ,  G11C2029/5002

Abstract: Disclosed herein is an apparatus suitable for detecting an image, comprising: a plurality of pixels (150) configured to generate an electric signal upon exposure to a radiation; an electronics system (121) associated with each of the pixels (150), wherein the electronics system (121) comprises a first memory (641) on a first signal path (631) and a second memory (642) on a second signal path (632), both signal paths (631, 632) being between an input terminal (601) and an output terminal (602) of the electronics system (121); wherein each of the first memory (641) and the second memory (642) is configured to store the electric signal generated by the pixel (150) the electronics system (121) is associated with, configured to store the electric signal generated in another pixel (150), and configured to transmit the electric signal stored in the electronics system (121) to another pixel (150); wherein the electronics system (121) comprises a switch (610, 620) configured to select one of the signal paths (631, 632).

Abstract translation: 本文公开了一种适合于检测图像的装置，包括：多个像素（150），其被配置为在暴露于辐射时产生电信号; 与每个像素（150）相关联的电子系统（121），其中电子系统（121）包括第一信号路径（631）上的第一存储器（641）和第二信号路径（631）上的第二存储器 （632），两个信号路径（631,632）位于电子系统（121）的输入端子（601）和输出端子（602）之间; 其中所述第一存储器（641）和所述第二存储器（642）中的每一个被配置为存储由所述电子系统（121）与所述像素（150）相关联的所述电信号，所述电信号被配置为存储在另一像素 （150），并且被配置为将存储在所述电子系统（121）中的所述电信号传输到另一个像素（150）; 其中所述电子系统（121）包括被配置为选择所述信号路径（631,632）中的一个的开关（610,620）。

公开(公告)号：WO2016154825A1

公开(公告)日：2016-10-06

申请号：PCT/CN2015/075320

申请日：2015-03-27

Applicant: 中国科学院自动化研究所

Inventor： 刘丽 ,  王静秋 ,  陈亮

IPC: G11C11/413

CPC classification number: G11C11/419 ,  G06F3/0619 ,  G11C11/4125 ,  G11C29/70 ,  H01L27/11

Abstract: 本发明提出一种基于DICE结构的静态随机访问存储器的存储单元，包括冗余信息锁存电路和冗余位选择电路，冗余信息锁存电路由4个MOS管构成，包括4个数据存储点；冗余位选择电路也由4个MOS管构成，MOS管M0、M1、M2、M3漏极分别连接在4个数据存储点X0、X1、X2、X3上；其中M0、M2的源极连接在一起，接至位线BL；M1、M3的源极连接在一起，接至位线BLB；4个MOS管的栅极连接在一起，连接到字线WL。本发明在不增加明显复杂性，仅增加少量的面积即可保证存储单元受到粒子轰击时不发生状态翻转，保证数据正确。

公开(公告)号：WO2016018218A1

公开(公告)日：2016-02-04

申请号：PCT/US2014/048435

申请日：2014-07-28

Applicant: HEWLETT-PACKARD DEVELOPMENT COMPANY, L.P.

Inventor： BUCHANAN, Brent

IPC: G11C11/16 ,  G11C16/34

CPC classification number: G11C13/0069 ,  G11C13/0007 ,  G11C27/00 ,  G11C29/52 ,  G11C29/70 ,  G11C29/785 ,  G11C2013/0092 ,  G11C2213/75

Abstract: Error reduction in memristor programming includes programming an n-th switched memristor of a switched memristor array with an error-corrected target resistance. The error-corrected target resistance is a function of a resistance error of the switched memristor array and a target resistance of the n-th switched memristor. The n-th switched memristor programming is to reduce a total resistance error of the switched memristor array.

Abstract translation: 忆阻器编程中的误差减少包括编程具有错误校正的目标电阻的开关忆阻器阵列的第n个开关忆阻器。 纠错目标电阻是开关忆阻器阵列的电阻误差和第n次开关忆阻器的目标电阻的函数。 第n次开关忆阻器编程是为了减少开关忆阻器阵列的总电阻误差。

公开(公告)号：WO2015094349A1

公开(公告)日：2015-06-25

申请号：PCT/US2013/077005

申请日：2013-12-20

Applicant: EMPIRE TECHNOLOGY DEVELOPMENT, LLC

Inventor： ZHANG, Tong

IPC: G06F11/00

CPC classification number: G06F3/064 ,  G06F3/0619 ,  G06F3/0673 ,  G06F11/1012 ,  G06F11/1068 ,  G11C16/349 ,  G11C29/12 ,  G11C29/52 ,  G11C29/70 ,  G11C2029/0409 ,  G11C2029/0411

Abstract: Technologies are generally described for systems, devices and methods effective to operate a memory device. A memory controller may compress initial data to produce compressed data. The memory controller may select a storage block in the memory device. The memory controller may identify one or more positions of defective cells in the selected storage block. The memory controller may manipulate the compressed data based on the identified one or more positions to produce manipulated data. The memory controller may store the manipulated data in the selected storage block.

Abstract translation: 通常描述了有效操作存储器件的系统，设备和方法的技术。 存储器控制器可以压缩初始数据以产生压缩数据。 存储器控制器可以选择存储器件中的存储块。 存储器控制器可以识别所选存储块中的缺陷单元的一个或多个位置。 存储器控制器可以基于所识别的一个或多个位置来操纵压缩数据以产生操纵数据。 存储器控制器可以将所操纵的数据存储在所选择的存储块中。

公开(公告)号：WO2014196142A1

公开(公告)日：2014-12-11

申请号：PCT/JP2014/002715

申请日：2014-05-23

Applicant: パナソニックIPマネジメント株式会社

Inventor： 吉本　裕平 ,  島川　一彦 ,  河合　賢 ,  東　亮太郎

IPC: G11C13/00 ,  G11C29/00

CPC classification number: G11C13/004 ,  G11C7/062 ,  G11C13/0002 ,  G11C13/0007 ,  G11C13/0023 ,  G11C13/0061 ,  G11C13/0069 ,  G11C29/021 ,  G11C29/026 ,  G11C29/028 ,  G11C29/70 ,  G11C2013/005 ,  G11C2013/0054 ,  G11C2013/0073 ,  G11C2013/009 ,  G11C2213/56 ,  G11C2213/71 ,  G11C2213/79 ,  H01L27/2409 ,  H01L27/2481 ,  H01L45/08 ,  H01L45/1233 ,  H01L45/1253 ,  H01L45/146

Abstract: メモリセルアレイ（８０）の中の任意のメモリセル（６２）を選択メモリセルとして選択する選択回路（８０ａ）（８０ｂ）（８０ｃ）と、選択メモリセルに対して抵抗変化素子の抵抗状態を読み出すための読み出し回路とを備え、多層のメモリセルアレイ（８０）を構成する奇数層のメモリセルアレイのメモリセルおよび偶数層のメモリセルアレイのメモリセルは、いずれの層のメモリセルも同じ順序で、選択素子、第１電極、第１抵抗変化層、第２抵抗変化層及び第２電極が配置されており、読み出し回路（８４）は、選択メモリセルが多層のメモリセルアレイのいずれの層である場合も、選択メモリセルにおける第１電極を基準にして第２電極が正となる電圧を選択メモリセルに印加して読み出しを行う。

Abstract translation: 电阻改变非易失性存储装置设置有用于选择存储单元阵列（80）中的任意存储单元（62）作为所选存储单元的选择电路（80a，80b，80c） 以及用于读出所选存储单元的电阻变化元件的电阻状态的读取电路。 多层存储单元阵列（80）的奇数层和偶数层中的存储单元被配置为使得任何层的存储单元将具有选择元件，第一电极，第一电阻变化层， 第二电阻变化层和以相同顺序排列的第二电极。 读取电路84不管选择的存储单元所在的多层存储单元阵列的哪个层，通过向选择的存储单元施加电压来读出其电阻状态，使得参考第 所选择的存储单元，第二电极处于正状态。

公开(公告)号：WO2014070160A1

公开(公告)日：2014-05-08

申请号：PCT/US2012/062743

申请日：2012-10-31

Applicant: HEWLETT-PACKARD DEVELOPMENT COMPANY, L.P.

Inventor： BENEDICT, Melvin K. ,  POPE, Eric L. ,  BACCHUS, Reza M. ,  MCSWAIN, Guy E. ,  FAHY, Joseph William

IPC: G11C29/00 ,  G06F11/22

CPC classification number: G06F12/0646 ,  G06F2212/1032 ,  G11C29/70 ,  G11C2029/4402

Abstract: A technique includes during in-service use of a memory package in a computer system, using a first interface to access a defective address memory of the memory package. The defective address memory is accessible by a manufacturer of the memory package prior to the in-service use using a second interface of the memory package other than the first interface. In connection with the in-service use of the memory package, the memory package is repair, a repair that includes storing a defective address in the defective address memory to change an address mapping for at least one cell of the storage array.

Abstract translation: 一种技术包括在使用计算机系统中的存储器包的使用期间，使用第一接口来访问存储器包的缺陷地址存储器。 使用存储器包的第二接口而不是第一接口在使用之前，存储器包的制造商可以访问有缺陷的地址存储器。 关于存储器包的在役使用，存储器包是修复，修复包括将缺陷地址存储在缺陷地址存储器中，以改变存储阵列的至少一个单元的地址映射。

公开(公告)号：WO2010084539A1

公开(公告)日：2010-07-29

申请号：PCT/JP2009/005712

申请日：2009-10-28

Applicant: パナソニック株式会社 ,  石倉聡 ,  角谷範彦 ,  増尾昭

Inventor： 石倉聡 ,  角谷範彦 ,  増尾昭

IPC: G11C29/04 ,  G11C11/413

CPC classification number: G11C11/413 ,  G11C7/06 ,  G11C29/70 ,  G11C29/816 ,  G11C2207/005

Abstract: 　メモリセル（２００）と周辺回路（２０１）との両方がランダムばらつきによって特性が悪化し、ワースト特性に近い構成要素同士の組み合わせの際に、マクロレベルでの特性不良が発生する。その対策として、セレクタ（２０３）を介在させ、特性不良発生箇所にてビット線の正相と逆相とを交換する。あるいは、ビット線とセンスアンプとの組み合わせを隣接のデータ入出力部間で交換する等の施策を実施する。つまり、ワースト同士の組み合わせを解消するように、特性不良に対する救済を実施する。

Abstract translation: 来自两个存储器单元（200）和外围电路（201）的随机变化将导致性能下降，并且当组合具有接近最差情况的性能的组成部件时，在宏观级别将出现性能故障。 作为对策，插入选择器（203）并切换位线的正相和负相。 或者，位线和读出放大器组合在相邻数据输入/输出单元之间切换或采取其他措施。 也就是说，执行性能故障的补救措施，以消除最坏的情况组合。

公开(公告)号：WO2002095759A1

公开(公告)日：2002-11-28

申请号：PCT/US2002/014572

申请日：2002-05-06

Applicant: TACHYON SEMICONDUCTOR CORPORATION

Inventor： HILBERT, Mark, Francis

IPC: G11C7/02

CPC classification number: G11C29/70

Abstract: A memory[10,80]having a two-dimensional array of memory cells[15]organized as a plurality of rows[13]and columns[12]. The memory includes spare rows columns. A controller[85]in the memory tests the memory at power up and determines if any of the rows[13]or columns[12]are defective. A defective row or column is re-mapped to one of the spare rows or columns, respectively. Data specifying there-mapping is stored in a separate re-mapping address decode circuit[42,52]. When an address specifying a memory cell is received by the memory, a conventional address decode circuit[41,51]decodes the address at the same time the re-mapping decoder[42,52] searches for a match to the address. If the re-mapping decoder[42,52]finds the address, it inhibits the conventional decoder[41,51] and supplies the appropriate column or row select signals. The re-mapping decoder[41,51]is preferably constructed from a content-addressable memory.

Abstract translation: 具有作为多行[13]和列[12]组织的存储器单元[20]的二维阵列的存储器[10,80]。 内存包括备用行列。 存储器中的控制器[85]在上电时测试存储器，并确定行[13]或列[12]中是否有任何缺陷。 有缺陷的行或列分别重新映射到其中一个备用行或列。 指定映射的数据存储在单独的重映射地址解码电路中[42,52]。 当存储器接收到指定存储器单元的地址时，常规的地址解码电路在重绘映射解码器[42,52]搜索匹配地址的同时对该地址进行解码。 如果重映射解码器[42,52]找到地址，则它禁止传统的解码器[41,51]并提供适当的列或行选择信号。 重映射解码器[41,51]优选地由内容寻址存储器构成。

公开(公告)号：WO02067263A2

公开(公告)日：2002-08-29

申请号：PCT/EP0200145

申请日：2002-01-09

Applicant: INFINEON TECHNOLOGIES AG ,  TOEBBEN DIRK

Inventor： TOEBBEN DIRK

IPC: G11C29/00 ,  G11C5/06

CPC classification number: G11C29/70

Abstract: The invention relates to a contact system comprising a dielectric antifuse (4) for an IC-memory component, and a method for producing one such contact system. Said contact system comprises a metallisation region (2, 3) which is arranged on a substrate (1) and is surrounded by an isolation layer (17). An isolation layer (4) used as a dielectric antifuse is arranged on said metallisation region (2, 3). A metallisation layer is then applied to the dielectric antifuse, said metallisation layer being used as a bit line (5) of the IC-memory component and being preferably produced according to RIE technology. As the dielectric antifuse (4) is arranged directly below the bit line (5), it is protected from damage which may occur during later steps in the process, especially when applying a top contact (9) to the bit line (5).

Abstract translation: 本发明涉及一种具有用于IC存储器装置中的介电保险丝（4）和用于制造这样的接触组件的方法的接触布置。 触点组件包括一个基底（1）上（，3 2）通过绝缘层（17）包围设置金属化。 布置在作为熔丝介电绝缘层金属化（2，3）（4）。 在介电熔丝被依次施加的金属化层，其用作IC存储器封装的位线（5）和其优选在RIE工艺制成。 其特征在于，所述介电保险丝（4）立即将位线（5）的下方，前者是由随后的工艺步骤破坏，特别是对位线（5）的顶部（9）接触的应用，保护。

公开(公告)号：WO1999003105A1

公开(公告)日：1999-01-21

申请号：PCT/US1997023064

申请日：1997-11-29

Applicant: MICROCHIP TECHNOLOGY INCORPORATED

Inventor： MICROCHIP TECHNOLOGY INCORPORATED ,  YACH, Randy, L.

IPC: G11C07/00

CPC classification number: G11C29/70

Abstract: A memory device having selectable redundancy for maintaining high endurance and high reliability. The memory device has two memory arrays (12, 18) wherein both memory arrays have a plurality of address locations for storing data. A switching unit (24) is used to removably connect the address locations of the first memory array (12) to corresponding address locations of second memory array (18) in order to produce a first memory array having redundant address locations. If high reliability and redundancy is not required, a signal maybe sent to the switching unit (24) to disconnect the address locations of the first memory array (12) from the corresponding address locations of the second memory array (18) to produce a memory device having an increased amount of address locations for storing data as compared to the first memory array (12) having redundant address locations.

Abstract translation: 具有用于维持高耐久性和高可靠性的可选冗余的存储器件。 存储器件具有两个存储器阵列（12,18），其中两个存储器阵列具有用于存储数据的多个地址位置。 切换单元（24）用于将第一存储器阵列（12）的地址位置可移除地连接到第二存储器阵列（18）的相应地址位置，以便产生具有冗余地址位置的第一存储器阵列。 如果不需要高可靠性和冗余度，则信号可以发送到切换单元（24）以将第一存储器阵列（12）的地址位置与第二存储器阵列（18）的对应地址位置断开，以产生存储器 与具有冗余地址位置的第一存储器阵列（12）相比，具有用于存储数据的地址位置量增加的装置。