公开(公告)号：WO2016137716A3

公开(公告)日：2016-10-27

申请号：PCT/US2016016672

申请日：2016-02-05

申请人： MICROSOFT TECHNOLOGY LICENSING LLC

发明人： STRAUSS KARIN ,  CEZE LUIS HENRIQUE ,  MALVAR HENRIQUE S ,  GUO QING

IPC分类号： H04N19/60 ,  G06F11/10 ,  G11C7/10 ,  H04N19/37 ,  H04N19/423 ,  H04N19/48 ,  H04N19/66 ,  H04N19/67

CPC分类号： G06F11/1072 ,  G06F11/1048 ,  G11C7/1006 ,  G11C11/5628 ,  G11C11/5678 ,  G11C13/0004 ,  G11C29/42 ,  G11C29/50004 ,  G11C2029/0411 ,  G11C2029/5004 ,  G11C2211/5641 ,  H04N19/37 ,  H04N19/423 ,  H04N19/48 ,  H04N19/60 ,  H04N19/66 ,  H04N19/67

摘要： A method of encoding data on single level or variable multi-level cell storage includes receiving a block of encoded data from an approximation-aware application and at least an importance attribute associated with the block of encoded data; and assigning the block of encoded data to a memory address or a particular region of a memory having at least three precision levels, based at least according to the importance attribute. The importance attribute indicates a relative sensitivity of bits of the block to errors in an output quality from decoding the encoded data. An approximation-aware application can be an image encoding application having a modified entropy encoding step that enables identification and splitting of bits into groupings according to sensitivity to errors.

摘要翻译： 一种在单级或可变多级单元存储器上编码数据的方法包括从近似感知应用程序接收编码数据块以及至少一个与编码数据块相关联的重要性属性; 以及至少根据所述重要性属性，将所述编码数据块分配给具有至少三个精度等级的存储器地址或存储器的特定区域。 重要性属性指示块的比特对解码编码数据的输出质量中的错误的相对敏感性。 近似感知应用可以是具有经修改的熵编码步骤的图像编码应用，其允许根据对错误的敏感性来识别和分割比特为分组。

公开(公告)号：WO2016029341A1

公开(公告)日：2016-03-03

申请号：PCT/CN2014/085093

申请日：2014-08-25

申请人： MICRON TECHNOLOGY, INC. ,  CHU, Weilu

发明人： CHU, Weilu

IPC分类号： H03F3/16

CPC分类号： H03K3/356 ,  G11C7/1084 ,  G11C29/50 ,  G11C2029/5004 ,  H03F3/347

摘要： An apparatuses and methods for buffering a voltage from a circuit without current drive ability are described. An example apparatus includes a voltage buffer that includes two identical stages. The first stage is configured to receive an input voltage and produce an intermediate voltage as an output. The second stage is configured to receive the intermediate voltage and provide an output voltage that is equal to the input voltage. The voltage buffer may be coupled to a current source. The second stage of the voltage buffer may have current drive ability.

摘要翻译： 描述了用于缓冲​​来自电路的电压而不具有当前驱动能力的装置和方法。 示例性设备包括包括两个相同级的电压缓冲器。 第一级配置为接收输入电压并产生中间电压作为输出。 第二级被配置为接收中间电压并提供等于输入电压的输出电压。 电压缓冲器可以耦合到电流源。 电压缓冲器的第二级可能具有电流驱动能力。

公开(公告)号：WO2015094799A3

公开(公告)日：2015-08-13

申请号：PCT/US2014069236

申请日：2014-12-09

申请人： SANDISK TECHNOLOGIES INC

发明人： ALROD IDAN ,  SHARON ERAN ,  MEKHANIK EVGENY

IPC分类号： G11C11/56 ,  G11C16/26

CPC分类号： G11C29/50004 ,  G06F11/076 ,  G06F11/1016 ,  G06F11/1044 ,  G06F11/1072 ,  G06F12/0246 ,  G06F12/121 ,  G06F2212/7209 ,  G11C11/5642 ,  G11C16/26 ,  G11C2029/5004

摘要： A data storage device includes a controller coupled to a non-volatile memory. The non-volatile memory is configured to store multiple tags that include a first tag and a second tag. The controller is configured to determine one or more candidate values associated with a candidate tag. The one or more candidate values may be determined based on an operation applied to the first tag and the second tag. The controller is further be configured to cause the non-volatile memory to remove the first tag or the second tag from the multiple tags.

摘要翻译： 数据存储设备包括耦合到非易失性存储器的控制器。 非易失性存储器被配置为存储包括第一标签和第二标签的多个标签。 控制器被配置为确定与候选标签相关联的一个或多个候选值。 可以基于应用于第一标签和第二标签的操作来确定一个或多个候选值。 控制器还被配置为使得非易失性存储器从多个标签中移除第一标签或第二标签。

公开(公告)号：WO2013147811A1

公开(公告)日：2013-10-03

申请号：PCT/US2012/031297

申请日：2012-03-29

申请人： INTEL CORPORATION ,  GOLDMAN, Matthew ,  PARAT, Krishna K. ,  KALAVADE, Pranav ,  FRANKLIN, Nathan R. ,  HELM, Mark

发明人： GOLDMAN, Matthew ,  PARAT, Krishna K. ,  KALAVADE, Pranav ,  FRANKLIN, Nathan R. ,  HELM, Mark

IPC分类号： G11C16/26 ,  G11C16/34 ,  G11C29/42

CPC分类号： G11C29/50004 ,  G06F11/1048 ,  G06F11/1068 ,  G11C11/5642 ,  G11C16/26 ,  G11C16/34 ,  G11C2029/0411 ,  G11C2029/5004

摘要： An apparatus may include a processor circuit a processor circuit to retrieve data from a non-volatile memory, and a multistrobe read module operable on the processor circuit to set a read operation to read a memory cell over a multiplicity of sense operations, where each sense operation is performed under a different sense condition. The multistrobe read module may be further operable to schedule a new sense operation to succeed a prior sense operation of the multiplicity of sense operations without recharge of the wordline when a value of one or more read condition is within a preset range. Other embodiments are disclosed and claimed.

摘要翻译： 一种装置可以包括处理器电路，用于从非易失性存储器检索数据，以及多处理器读取模块，其可在所述处理器电路上操作以设置读取操作以在多种感测操作上读取存储器单元， 在不同的感测条件下进行操作。 当一个或多个读取条件的值处于预设范围内时，该多画面读取模块还可以进一步操作，以调度新的感测操作，从而在许多感测操作的先前感测操作中继续进行，而不对字线进行再充电。 公开和要求保护其他实施例。

公开(公告)号：WO2008139441A3

公开(公告)日：2010-02-25

申请号：PCT/IL2008000519

申请日：2008-04-16

申请人： ANOBIT TECHNOLOGIES LTD ,  SOKOLOV DOTAN ,  SOMMER NAFTALI ,  SHALVI OFER ,  PERLMUTTER URI

发明人： SOKOLOV DOTAN ,  SOMMER NAFTALI ,  SHALVI OFER ,  PERLMUTTER URI

IPC分类号： G11C11/34

CPC分类号： G06F11/1072 ,  G06F11/1044 ,  G06F11/1048 ,  G06F11/1076 ,  G06F12/00 ,  G11C11/56 ,  G11C29/50004 ,  G11C29/52 ,  G11C2029/5004

摘要： A method for operating a memory (36) includes storing data in a plurality of analog memory cells (40) that are fabricated on a first semiconductor die by writing input storage values to a group of the analog memory cells After storing the data, multiple output storage values are read from each of the analog memory cells in the group using respective, different threshold sets of read thresholds, thus providing multiple output sets of the output storage values corresponding respectively to the threshold sets The multiple output sets of the output storage values are preprocessed by circuitry (48) that is fabricated on the first semiconductor die, to produce preprocessed data Preprocessed data is provided to a memory controller (28), which is fabricated on a second semiconductor die that is different from the first semiconductor die, so as to enable the memory controller to reconstruct the data responsively to the preprocessed data

摘要翻译： 一种用于操作存储器（36）的方法包括：通过将输入存储值写入一组模拟存储器单元，将数据存储在制造在第一半导体管芯上的多个模拟存储器单元（40）中。存储数据之后，多个输出 使用相应的不同阈值读取阈值从组中的每个模拟存储器单元读取存储值，从而提供分别对应于阈值集合的输出存储值的多个输出组。输出存储值的多个输出集合 由制造在第一半导体管芯上的电路（48）预处理，以产生预处理的数据。预处理数据被提供给存储器控制器（28），存储器控制器（28）制造在与第一半导体管芯不同的第二半导体管芯上，以便 以使存储器控制器能够响应于预处理的数据来重建数据

公开(公告)号：WO2009032891A1

公开(公告)日：2009-03-12

申请号：PCT/US2008/075203

申请日：2008-09-04

申请人： MICRON TECHNOLOGY, INC. ,  ROOHPARVAR, Frankie ,  SARIN, Vishal ,  HOEI, Jung S.

发明人： ROOHPARVAR, Frankie ,  SARIN, Vishal ,  HOEI, Jung S.

IPC分类号： G11C16/06 ,  G11C29/00

CPC分类号： G11C16/10 ,  G11C16/04 ,  G11C16/20 ,  G11C29/028 ,  G11C29/12005 ,  G11C29/50 ,  G11C29/50004 ,  G11C2029/5004

摘要： Self-calibration for a memory controller is performed by writing a voltage to a selected cell. Adjacent cells around the selected cell are programmed. After each of the adjacent programming operations, the voltage on the selected cell is read to determine any change in voltage caused by systemic offsets such as, for example, floating gate-to-floating gate coupling. These changes are averaged and stored in a table as an offset for use in adjusting a programming voltage or a read voltage in a particular area of memory represented by the offset. Self calibration method for temperature is determined by writing cells at different temperatures and reading at different temperatures to generate temperature offset tables for the write path and read path. These offset tables are used to adjust for systematic temperature related offsets during programming and during read.

摘要翻译： 通过向所选择的单元写入电压来执行存储器控制器的自校准。 对所选单元格周围的相邻单元进行编程。 在每个相邻的编程操作之后，读取所选择的单元上的电压，以确定由例如浮动栅极到浮置栅极耦合的系统偏移引起的任何电压变化。 这些变化被平均并存储在表中作为用于调整由偏移表示的存储器的特定区域中的编程电压或读取电压的偏移。 通过在不同温度下写入单元格并在不同温度读取来确定温度的自校准方法，以生成写入路径和读取路径的温度偏移表。 这些偏移表用于在编程期间和读取期间调整与系统温度相关的偏移。

公开(公告)号：WO2005027136A1

公开(公告)日：2005-03-24

申请号：PCT/SG2004/000264

申请日：2004-08-31

申请人： INFINEON TECHNOLOGIES AG ,  JACOB, Michael ,  REHM, Norbert ,  JOACHIM, Hans-Oliver ,  WOHLFAHRT, Joerg

发明人： JACOB, Michael ,  REHM, Norbert ,  JOACHIM, Hans-Oliver ,  WOHLFAHRT, Joerg

IPC分类号： G11C11/22

CPC分类号： G11C11/22 ,  G11C2029/5002 ,  G11C2029/5004

摘要： A semiconductor memory (301) comprises a first capacitor for storing digital data connecting a cell plate line (PLn) to a first bit-line (BLno) through a first select transistor. The first select transistor is activated through a connection to a word line (WLn). Two reference capacitors (301, 309) provide an averaging reference voltage to a reference bit-line. A sense amplifier (109, 305) connected to the first and reference bit-lines (BLno, BLro) measures a differential read signal on the first and reference bit-lines. A toggle flip flop alternately changes the polarization of charge stored on the reference capacitors.

摘要翻译： 半导体存储器（301）包括第一电容器，用于存储通过第一选择晶体管连接单元板极线（PLn）到第一位线（BLno）的数字数据。 通过与字线（WLn）的连接激活第一选择晶体管。 两个参考电容器（301,309）向参考位线提供平均参考电压。 连接到第一参考位线（BLno，BLro）的读出放大器（109,305）测量第一和参考位线上的差分读信号。 触发触发器交替地改变存储在参考电容器上的电荷的极化。

公开(公告)号：WO2004025664A3

公开(公告)日：2004-07-08

申请号：PCT/EP0309775

申请日：2003-09-03

申请人： INFINEON TECHNOLOGIES AG ,  TOSHIBA KK

发明人： TAKASHIMA DAISABURO ,  JACOB MICHAEL ,  JOACHIM HANS-OLIVER ,  ROEHR THOMAS ,  WOHLFAHRT JOERG

IPC分类号： G11C29/50 ,  G11C29/00 ,  G11C11/22

CPC分类号： G11C29/50 ,  G11C11/22 ,  G11C2029/1204 ,  G11C2029/5004

摘要： A test circuit for testing differential read signals during a memory access is disclosed. The test circuit is coupled to a pair of bitlines. During a read access, a selected memory cell produces a differential read signal on the bitlines. When the test circuit is activated, the magnitude of the differential read signal is varied. This enables easy testing of read signal margins in, for example, memory ICs.

摘要翻译： 公开了一种用于在存储器访问期间测试差分读取信号的测试电路。 测试电路耦合到一对位线。 在读取访问期间，所选择的存储器单元在位线上产生差分读取信号。 当测试电路被激活时，差分读取信号的幅度是变化的。 这使得能够容易地测试例如存储器IC中的读取信号余量。

公开(公告)号：WO2017075442A1

公开(公告)日：2017-05-04

申请号：PCT/US2016/059454

申请日：2016-10-28

申请人： WESTERN DIGITAL TECHNOLOGIES, INC.

发明人： MAIN, Dale Charles ,  KASHYAP, Abhilash Ravi

IPC分类号： G11C16/10 ,  G11C16/34 ,  G11C16/26 ,  G06F12/02

CPC分类号： G11C29/50004 ,  G06F3/0604 ,  G06F3/0647 ,  G06F3/0652 ,  G06F3/0679 ,  G11C11/5628 ,  G11C11/5642 ,  G11C16/08 ,  G11C16/10 ,  G11C16/14 ,  G11C16/16 ,  G11C16/26 ,  G11C16/28 ,  G11C16/3427 ,  G11C29/50016 ,  G11C2029/5004

摘要： A data storage device includes a solid-state memory including memory cells and a controller that performs a first programming scheme that programs a first subset of the cells to a first voltage state using a first target voltage, programs a second subset to a second voltage state using a second target voltage higher than the first target voltage, programs a third subset to a third voltage state using a third target voltage higher than the second target voltage, and programs a fourth subset to a fourth voltage state using a fourth target voltage higher than the third target voltage. A difference in voltage between the fourth target voltage and the third target voltage may be greater or less than a difference in voltage between the third target voltage and the second target voltage and/or a difference in voltage between the second target voltage and the first target voltage.

摘要翻译： 数据存储装置包括固态存储器，所述固态存储器包括存储器单元和控制器，所述控制器执行使用第一目标电压将单元的第一子集编程到第一电压状态的第一编程方案，编程 使用高于所述第一目标电压的第二目标电压将第二子集切换到第二电压状态，使用高于所述第二目标电压的第三目标电压将第三子集编程到第三电压状态，并且将第四子集编程到第四电压 使用比第三目标电压高的第四目标电压。 第四目标电压与第三目标电压之间的电压差可以大于或小于第三目标电压与第二目标电压之间的电压差和/或第二目标电压与第一目标电压之间的电压差 电压。

公开(公告)号：WO2016039767A1

公开(公告)日：2016-03-17

申请号：PCT/US2014/055360

申请日：2014-09-12

申请人： HEWLETT PACKARD ENTERPRISE DEVELOPMENT LP

发明人： BACHA, Anys

IPC分类号： G06F12/00

CPC分类号： G11C29/021 ,  G11C5/147 ,  G11C29/028 ,  G11C29/44 ,  G11C29/52 ,  G11C2029/5004

摘要： Techniques for assigning error rates to memory are described. In one aspect, an indication of physically addressable memory in a system is received. The indication may include available error rates and a range granularity for assigning error rates to ranges of the physically addressable memory. Error rates may be assigned to each range of the physically addressable memory.

摘要翻译： 描述用于将错误率分配给存储器的技术。 在一个方面，接收系统中物理可寻址存储器的指示。 指示可以包括用于将错误率分配给物理可寻址存储器的范围的可用错误率和范围粒度。 可以将错误率分配给物理可寻址存储器的每个范围。