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公开(公告)号：CN117849570B
公开(公告)日：2024-08-27
申请号：CN202410256663.3
申请日：2024-03-06
申请人： 深圳智芯微电子科技有限公司 , 深圳市国电科技通信有限公司
IPC分类号： G01R31/26
摘要： 本申请公开了一种功率半导体器件测试温度确定方法及系统，方法包括：为试验箱内的器件设置0偏压，并设置试验箱为预设温度和预设相对湿度，待运行第一预设时长后测试器件结温并作为标定结温；将器件的偏压升高到预设比例的阻断电压，并从预设温度调整试验箱的温度，待运行第二预设时长后测量器件的当前结温；根据器件的当前结温与标定结温调整试验箱的温度，将器件的当前结温等于标定结温时的试验箱的温度确定为测试温度。本申请公开的技术方案，通过不断调整试验箱的温度以及测试器件的当前结温使得当前结温与标定结温一致，将当前结温等于标定结温时的试验箱的温度作为器件的测试温度，以减少器件表面相对湿度的下降，从而提高器件测试准确性。
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公开(公告)号：CN116913963A
公开(公告)日：2023-10-20
申请号：CN202311156996.0
申请日：2023-09-06
申请人： 深圳智芯微电子科技有限公司 , 深圳市国电科技通信有限公司
IPC分类号： H01L29/778 , H01L29/40
摘要： 本发明提供了氮化镓器件。该氮化镓器件包括：第一介质层设置在基板的一侧；第一钝化层设置在第一介质层远离基板的一侧，第一钝化层具有第一通孔；栅极填充在第一通孔中，多层第二钝化层均具有第二通孔，相邻两个第二通孔连通且在基板上的正投影有部分交叠区域，第二通孔与第一通孔连通，且在基板上的正投影与第一通孔在基板上的正投影有部分交叠区域；多层场板分别填充在第二通孔，以及设置在与第一钝化层距离最远的第二钝化层远离基板的表面上，与第一钝化层接触设置的第二钝化层中的第二通孔中填充的场板与栅极接触设置。通过设置多层场板，可以降低氮化镓器件漏极附近的电场峰值，提高氮化镓器件的击穿电压。
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公开(公告)号：CN116344589B
公开(公告)日：2023-09-15
申请号：CN202310577197.4
申请日：2023-05-22
申请人： 深圳智芯微电子科技有限公司 , 深圳市国电科技通信有限公司
IPC分类号： H01L29/06 , H01L29/40 , H01L29/20 , H01L29/205 , H01L29/423 , H01L29/778
摘要： 本申请公开了一种GaN器件及其制备方法。GaN器件包括由下到上依次层叠设置的衬底、AlGaN/GaN异质结外延层、栅电极、介质层和钝化层，GaN器件还包括栅场板和连接栅场板的金属层，栅电极和栅场板穿设在介质层中，金属层贯穿钝化层，栅场板包括第一栅场板、第二栅场板、第三栅场板和第四栅场板。这样降低了漏极附近的电场峰值，提高GaN器件的击穿电压，避免GaN器件在高功率和高频条件下的失效，既提高了器件的耐压同时对器件的高频特性影响不大，工艺简单，重复性好。
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公开(公告)号：CN116314184A
公开(公告)日：2023-06-23
申请号：CN202310579265.0
申请日：2023-05-22
申请人： 深圳智芯微电子科技有限公司 , 深圳市国电科技通信有限公司
IPC分类号： H01L27/06 , H01L29/778 , H01L29/78 , H01L29/16 , H01L29/20 , H01L23/535
摘要： 本申请公开了一种氮化镓器件结构及其制备方法。氮化镓器件结构的制备方法包括：提供一衬底；在衬底上形成氮化镓外延层；通过刻蚀去除氮化镓外延层的预定区域以在预定区域形成第一区域，并在预定区域外形成第二区域；在第一区域生成硅外延层；生成介质层以隔开第一区域和第二区域；在硅外延层和氮化镓外延层上分别加工形成低压硅MOSFET器件和高压氮化镓HEMT器件，并通过内部金属连线形成共源共栅的高耐压的氮化镓器件。可以同时将低压硅器件和高压氮化镓器件制备在一个衬底上，减少多次流片，将低压控制的硅器件与高耐压的氮化镓器件集成在同一芯片上，减小封装器件的面积，简化封装，降低目前共源共栅氮化镓器件的寄生电感，提升器件性能。
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公开(公告)号：CN118507522A
公开(公告)日：2024-08-16
申请号：CN202410558174.3
申请日：2024-05-07
申请人： 深圳智芯微电子科技有限公司 , 深圳市国电科技通信有限公司
IPC分类号： H01L29/78 , H01L29/06 , H01L21/336 , H01L29/423
摘要： 本申请公开了一种垂直型GaN器件及其制备方法，器件包括n型衬底、漏极、n型GaN外延层、电介质层，n型GaN外延层中包含从上向下延伸且间隔排布的第一p型GaN区域和第二p型GaN区域，第一p型GaN区域中包含第一n型GaN区域，第二p型GaN区域中包含第二n型GaN区域；电介质层上表面预设区域设置有第一栅氧层，第一栅氧层上表面设置有栅极，栅极上方设置有第二栅氧层；第二栅氧层的厚度大于第一栅氧层的厚度，第一栅氧层和第二栅氧层包裹栅极；电介质层上表面及第二栅氧层上表面设置有源极。本申请公开的技术方案，在栅极上下表面均设置栅氧层，以增加栅氧层厚度，降低栅氧层被载流子隧穿的概率，从而提高器件的可靠性。
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公开(公告)号：CN116072673A
公开(公告)日：2023-05-05
申请号：CN202310212056.2
申请日：2023-02-27
申请人： 深圳市国电科技通信有限公司 , 深圳智芯微电子科技有限公司
IPC分类号： H01L27/07 , H01L21/86 , H01L29/778 , H01L29/78
摘要： 本发明公开了一种氮化镓集成功率芯片的制造方法和氮化镓集成功率芯片。制造方法包括：在蓝宝石基底上形成共源共栅级联结构以获得氮化镓集成功率芯片，共源共栅级联结构包括氮化镓晶体管和硅晶体管，氮化镓晶体管的源极与硅晶体管的漏极连接，氮化镓晶体管的栅极与硅晶体管的源极连接。本发明的技术方案中，通过蓝宝石基底实现氮化镓集成功率芯片的高耐性。另外，共源共栅级联结构可以实现较高且稳定的阈值电压、栅工作电压。
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公开(公告)号：CN117849570A
公开(公告)日：2024-04-09
申请号：CN202410256663.3
申请日：2024-03-06
申请人： 深圳智芯微电子科技有限公司 , 深圳市国电科技通信有限公司
IPC分类号： G01R31/26
摘要： 本申请公开了一种功率半导体器件测试温度确定方法及系统，方法包括：为试验箱内的器件设置0偏压，并设置试验箱为预设温度和预设相对湿度，待运行第一预设时长后测试器件结温并作为标定结温；将器件的偏压升高到预设比例的阻断电压，并从预设温度调整试验箱的温度，待运行第二预设时长后测量器件的当前结温；根据器件的当前结温与标定结温调整试验箱的温度，将器件的当前结温等于标定结温时的试验箱的温度确定为测试温度。本申请公开的技术方案，通过不断调整试验箱的温度以及测试器件的当前结温使得当前结温与标定结温一致，将当前结温等于标定结温时的试验箱的温度作为器件的测试温度，以减少器件表面相对湿度的下降，从而提高器件测试准确性。
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公开(公告)号：CN116913911A
公开(公告)日：2023-10-20
申请号：CN202311140342.9
申请日：2023-09-05
申请人： 深圳智芯微电子科技有限公司 , 深圳市国电科技通信有限公司
IPC分类号： H01L25/18 , H01L29/778 , H01L29/78 , H01L23/34 , H01L21/60
摘要： 本发明公开了一种级联型GaN HEMT封装器件及其制备方法，器件包括：框架；倒装设置于框架上的GaN HEMT，其正面包括与框架源极相连的第一栅极、与框架漏极相连的第一漏极，背面包括第一源极；背面与GaN HEMT背面贴合的MOSFET，其背面包括与第一源极接触相连的第二漏极，正面包括与框架栅极相连的第二栅极、与框架源极相连的第二源极。本发明公开的方案，将GaN HEMT倒装于框架上，在GaN HEMT背面设置第一源极，MOSFET背面贴合在GaN HEMT背面，MOSFET背面的第二漏极与GaN HEMT背面的第一源极接触相连，以降低级联型封装器件封装面积和杂散电感，并提高封装器件散热能力。
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公开(公告)号：CN116705845A
公开(公告)日：2023-09-05
申请号：CN202310581549.3
申请日：2023-05-22
申请人： 深圳智芯微电子科技有限公司 , 深圳市国电科技通信有限公司
IPC分类号： H01L29/778 , H01L21/335 , H01L23/64
摘要： 本申请公开了一种GaN器件结构和制备方法。GaN器件结构包括衬底、GaN器件和电阻件，GaN器件设置在衬底上，GaN器件连接Si器件，Si器件用于控制GaN器件，电阻件设置在衬底上，电阻件与Si器件并联。在本申请实施方式的GaN器件结构中，GaN器件和电阻件可集成在一个衬底上，简化封装流程，同时将电阻件与Si器件并联，在GaN器件结构关断情况下，Si器件并联电阻件对源漏泄漏电流IDSS进行泄流，避免Si器件承受高压下的IDSS，甚至超过器件承受水平造成Si器件损坏，从而保护Si器件，提高器件可靠性。
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公开(公告)号：CN116314184B
公开(公告)日：2023-08-25
申请号：CN202310579265.0
申请日：2023-05-22
申请人： 深圳智芯微电子科技有限公司 , 深圳市国电科技通信有限公司
IPC分类号： H01L27/06 , H01L29/778 , H01L29/78 , H01L29/16 , H01L29/20 , H01L23/535
摘要： 本申请公开了一种氮化镓器件结构及其制备方法。氮化镓器件结构的制备方法包括：提供一衬底；在衬底上形成氮化镓外延层；通过刻蚀去除氮化镓外延层的预定区域以在预定区域形成第一区域，并在预定区域外形成第二区域；在第一区域生成硅外延层；生成介质层以隔开第一区域和第二区域；在硅外延层和氮化镓外延层上分别加工形成低压硅MOSFET器件和高压氮化镓HEMT器件，并通过内部金属连线形成共源共栅的高耐压的氮化镓器件。可以同时将低压硅器件和高压氮化镓器件制备在一个衬底上，减少多次流片，将低压控制的硅器件与高耐压的氮化镓器件集成在同一芯片上，减小封装器件的面积，简化封装，降低目前共源共栅氮化镓器件的寄生电感，提升器件性能。
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