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公开(公告)号：CN107453736A
公开(公告)日：2017-12-08
申请号：CN201710378233.9
申请日：2017-05-24
申请人： 台湾积体电路制造股份有限公司
发明人： 穆罕默德·纳摩尔
CPC分类号： H03K5/15046 , H03K5/131 , H03K5/15 , H03K5/1508 , H03K2005/00234 , H03K5/14 , H03K5/00 , H03K2005/00019 , H03K2005/0015
摘要： 延迟电路包括响应于控制信号的多个串联延迟元件。每个延迟元件可被配置为接收正向路径上的输入信号并且反馈两条反馈路径上的输入信号。控制单元连接至多个串联延迟元件并且被配置为生成用于限定多个串联延迟元件的第一配置的控制信号的第一集合，控制信号的第二集合用于使多个串联延迟元件中的延迟元件从断电状态改变为通电状态，同时配置为初始化模式，并且控制信号的第三集合用于限定多个串联延迟元件的第二配置。本发明还提供了延迟元件通电及操作方法。
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公开(公告)号：CN106663078B
公开(公告)日：2018-07-10
申请号：CN201580047097.4
申请日：2015-08-27
申请人： 高通股份有限公司
CPC分类号： H03K5/133 , G06F1/10 , G06F13/4068 , G06F13/4221 , G11C19/00 , H03K5/13 , H03K2005/0015 , Y02D10/14 , Y02D10/151
摘要： 公开了延迟电路以及相关的系统和方法。在一个方面，提供了使用逻辑来准确地延迟输出启用信号以减小或避免从设备内的数据危害的延迟电路。延迟电路包括配置成接收基于慢时钟的输出启用输入信号的两个移位寄存器链。第一移位寄存器链由快时钟的正边沿来进行时钟定时，并且提供第一选通信号。第二移位寄存器链由快时钟的负边沿来进行时钟定时，并且提供第二选通信号。该逻辑使用第一选通信号和第二选通信号以及输出启用输入信号来提供经延迟的输出启用输出信号。延迟电路为输出启用输出信号提供高度准确的时间延迟，以便以面积高效和功率高效的方式来减小或避免数据危害。
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公开(公告)号：CN106663078A
公开(公告)日：2017-05-10
申请号：CN201580047097.4
申请日：2015-08-27
申请人： 高通股份有限公司
CPC分类号： H03K5/133 , G06F1/10 , G06F13/4068 , G06F13/4221 , G11C19/00 , H03K5/13 , H03K2005/0015 , Y02D10/14 , Y02D10/151
摘要： 公开了延迟电路以及相关的系统和方法。在一个方面，提供了使用逻辑来准确地延迟输出启用信号以减小或避免从设备内的数据危害的延迟电路。延迟电路包括配置成接收基于慢时钟的输出启用输入信号的两个移位寄存器链。第一移位寄存器链由快时钟的正边沿来进行时钟定时，并且提供第一选通信号。第二移位寄存器链由快时钟的负边沿来进行时钟定时，并且提供第二选通信号。该逻辑使用第一选通信号和第二选通信号以及输出启用输入信号来提供经延迟的输出启用输出信号。延迟电路为输出启用输出信号提供高度准确的时间延迟，以便以面积高效和功率高效的方式来减小或避免数据危害。
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公开(公告)号：CN109194313A
公开(公告)日：2019-01-11
申请号：CN201810936410.5
申请日：2018-08-16
申请人： 歌尔股份有限公司
IPC分类号： H03K5/133
CPC分类号： H03K5/133 , H03K2005/00019 , H03K2005/0015
摘要： 本发明实施例提供一种存储单元访问控制系统、方法和设备，该系统包括：时钟偏差调节器被配置有与控制器对应的第一触发信号的延迟时间以及存储单元对应的第二触发信号的延迟时间；时钟晶振向时钟偏差调节器输出时钟信号；时钟偏差调节器的第一输出端通过第一路径与控制器连接，调节器的第二输出端通过第二路径与存储单元连接；时钟偏差调节器，用于根据第一路径延迟时间对时钟信号进行延迟处理，以在第一时刻向控制器输出第一触发信号；根据第二路径延迟时间对时钟信号进行延迟处理，以在第二时刻向存储单元输出第二触发信号。通过上述基于时钟偏移进行时钟信号调节的方案，能够有效提高对存储单元访问的效率。
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