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公开(公告)号：CN102217190B
公开(公告)日：2015-12-09
申请号：CN200980145441.8
申请日：2009-10-05
申请人： 阿尔特拉公司
CPC分类号： H03B5/1228 , H03B5/1215 , H03B5/1243 , H03B5/1265 , H03B2201/011
摘要： 一种振荡器电路包括通过第一导电层中的路由导体交叉耦合的晶体管。所述振荡器电路还包括变容器、电容器和第二导电层中的备选导体。所述备选导体形成晶体管之一与电容器或变容器之间的至少一部分连接。
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公开(公告)号：CN103095285B
公开(公告)日：2015-11-25
申请号：CN201210566918.3
申请日：2008-03-21
申请人： 阿尔特拉公司
IPC分类号： H03K19/173 , G06F17/50
CPC分类号： H03K19/1733 , G06F17/5054 , G06F2217/84
摘要： 为电路（如可编程逻辑器件）提供可配置的时间借用触发器。触发器可以基于可配置的延迟电路和两个锁存器，或者可以基于可配置的脉冲发生电路和单个锁存器。在基于两个锁存器的设计中，第一锁存器和第二锁存器是串联排列的。时钟信号是使用可配置的延迟电路延迟的。已经加载有配置数据的可配置存储元件可用来调节由可配置的延迟电路产生的延迟量。延迟形式的时钟信号被提供给与第一锁存器关联的时钟输入。第二锁存器的时钟输入无延迟地接收时钟信号。在基于单个锁存器的设计中，可配置的脉冲发生电路为触发器接收时钟信号，并为锁存器生成相应的时钟脉冲。
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公开(公告)号：CN101847169B
公开(公告)日：2015-11-25
申请号：CN201010145108.1
申请日：2010-03-26
申请人： 阿尔特拉公司
IPC分类号： G06F17/50 , G06F3/0482
CPC分类号： G06F17/5045 , G06F3/0482 , G06F2217/74
摘要： 交互式成组工具提供通过将没有被列为感兴趣的电路元件成组为任何大小的实体来简化集成电路(IC)设计的电路图的灵活性。可以将各种类型和功能的电路元件(包括端口和管脚)组合起来成为同一实体而不修改底层设计逻辑和连接关系。通过成组并且隐藏不必要的细节，所述工具降低了电路图中的凌乱程度并且极大地方便了遍历、调试和分析电路图的处理。用户可以动态地选定成组电路图上的电路元件而不经过任何编译或综合处理。用户也可以选择用解组操作将任一实体恢复到最初的电路图。为了特殊地或批量操控电路图，所述工具为用户提供了输入命令的脚本界面。可以通过使用用于特定操作的拖放技术来改变选中的实体的内容，特定操作包括将节点移入实体、从实体中移走节点和将节点加入实体。
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公开(公告)号：CN104793918A
公开(公告)日：2015-07-22
申请号：CN201510024382.6
申请日：2015-01-16
申请人： 阿尔特拉公司
IPC分类号： G06F5/10
CPC分类号： G06F5/14 , G06F5/12 , G06F2205/061
摘要： 本发明的各实施例涉及确定性FIFO缓冲器。一个实施例涉及一种用于确定FIFO缓冲器的延时的方法。最高位被从FIFO写计数器和FIFO读计数器提供给输入比较逻辑，该输入比较逻辑在具有相同逻辑电平的最高写位和最高读位和具有不同逻辑电平的最高写位和最高读位之间区分。基于输入比较逻辑的输出来确定FIFO缓冲器的占用水平以及因此的延时。另一实施例涉及一种FIFO缓冲器，该FIFO缓冲器具有各自具有比对FIFO缓冲器寻址所需位长度长一位的位长度的写计数器和读计数器。另一实施例涉及一种调整FIFO缓冲器的延时的方法。其他实施例和特征也被公开。
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公开(公告)号：CN102594339B
公开(公告)日：2015-07-08
申请号：CN201210023025.4
申请日：2005-05-18
申请人： 阿尔特拉公司
CPC分类号： H03L7/0814 , H03L7/087
摘要： 动态相位校准电路，从多个相位分布的备选时钟信号中选取一个当前最适用于串行数据信号采样的定时控制，以从中恢复数据。电路从备选时钟信号中选取两个相位邻近的信号，这两个信号是两个用于最后选择的最佳的备选信号。电路从这两个最好的备选信号中最后选择一个较好的，从而避免在这两个最佳备选信号间徒劳无益地来回切换。
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公开(公告)号：CN104657306A
公开(公告)日：2015-05-27
申请号：CN201410674846.3
申请日：2014-11-21
申请人： 阿尔特拉公司
发明人： C·D·菲南
IPC分类号： G06F13/38 , H03K19/0175
CPC分类号： G01R31/318519 , G01R31/31705
摘要： 本发明涉及一种具有高速调试访问端口的集成电路，该电路包括接口电路系统以及接口电路系统中的专用调试端口。接口电路系统包括功能电路块，其用于从耦合到集成电路的外部电路系统接收数据包。专用调试端口耦合到功能电路块并用于将所接收的数据包传输到集成电路上的调试电路系统。接口电路系统可包括外设部件互连高速(PCIe)接口电路。
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公开(公告)号：CN102782935B
公开(公告)日：2015-05-27
申请号：CN201180011923.1
申请日：2011-03-09
申请人： 阿尔特拉公司
CPC分类号： H01F17/0013 , H01F2017/0046 , H01F2017/0086
摘要： 一种可具有串接的上部和下部环形线路部分的集成电路电感器。上部和下部部分可具有形成六边形或八边形环路的45°弯曲。每个环路部分都可具有一匝或更多匝。可在两层之间形成金属布线层的居间无金属区域以降低电容耦合。每个环路部分可具有通过通路并联而短路的两个或更多金属线路的集合。上部和下部环路可横向偏移或嵌套以降低电容耦合。
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公开(公告)号：CN102754078B
公开(公告)日：2015-05-20
申请号：CN201080043852.9
申请日：2010-09-27
申请人： 阿尔特拉公司
发明人： 阿尔伯特·W·魏格纳
IPC分类号： G06F9/46 , G06F13/16 , G06F15/163
CPC分类号： H03M7/3059 , H03M7/24 , H03M7/30 , H03M7/6023 , H03M7/6064
摘要： 多核处理环境中波形数据的可配置压缩和解压缩改进了核之间数据传输的效率并且节约了数据存储资源。在波形数据处理系统中，输入、中间和输出波形数据经常在核之间以及核与片外存储器之间进行交换。在每个核处，单个可配置压缩器和单个可配置解压缩器可以被配置为对整数或浮点波形数据进行压缩和解压缩。在存储器控制器处，可配置压缩器对整数或浮点波形数据进行压缩以便以压缩包传输至片外存储器，并且可配置解压缩器对从片外存储器接收的压缩包进行解压缩。压缩减少了在半导体或磁性存储器中保留波形数据所需的存储器或存储。压缩减少了交换波形数据所需的等待时间和带宽。该摘要并不对如权利要求所描述的本发明的范围进行限制。
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公开(公告)号：CN104580040A
公开(公告)日：2015-04-29
申请号：CN201410555311.4
申请日：2014-10-17
申请人： 阿尔特拉公司
IPC分类号： H04L25/03
CPC分类号： H04L25/03057 , H04L25/03885 , H04L25/061 , H04L2025/03745
摘要： 本发明涉及用于接收器均衡适配的系统和方法。一个实施例涉及一种使接收器适配输入数据信号均衡的方法。可变增益放大器(VGA)回路使用初始阈值电压适配VGA电路，从而调节VGA增益设定以调整馈入判定反馈均衡(DFE)电路的数据振幅。此外，DFE适配回路可使用初始阈值电压适配DFE电路。当完成VGA的适配时，冻结VGA增益设定，并且可通过阈值适配回路执行阈值电压的适配。另一实施例涉及一种系统，其包括DFE适配电路模块、CTLE适配电路模块和阈值适配电路模块，所述阈值适配电路模块适配馈入DFE适配电路和CTLE适配电路的阈值电压。还公开了其它实施例和特征。
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公开(公告)号：CN103493379B
公开(公告)日：2015-04-01
申请号：CN201280016896.1
申请日：2012-03-27
申请人： 阿尔特拉公司
CPC分类号： H03K5/1565 , H03K3/017 , H03K5/12 , H03M9/00
摘要： 发送器电路可操作用于响应于第一周期性信号提供输出信号。复用器电路可操作用于在第一操作阶段期间提供第二周期性信号作为被选信号。该复用器电路可操作用于在第二操作阶段期间提供发送器电路的输出信号作为被选信号。采样器电路可操作用于在第一操作阶段期间生成被选信号的第一采样。该采样器电路可操作用于在第二操作阶段期间生成被选信号的第二采样。占空比控制电路可操作用于基于第一采样和第二采样来调整第一周期性信号的占空比。
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