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公开(公告)号：CN113779924A
公开(公告)日：2021-12-10
申请号：CN202111093209.3
申请日：2021-09-17
申请人： 中国科学院上海微系统与信息技术研究所
IPC分类号： G06F30/394
摘要： 本发明公开了一种超导集成电路的布线优化方法和装置、存储介质和终端，其中方法包括：基于待优化电路的版图信息和电路网表获取逻辑门坐标互连线，对所有坐标互连线进行布线运算，将布线成功的运算结果存储到预设数据库中，并将布线失败对应的坐标互连线添加到失败队列中；基于失败队列获取最优布线结果；再分别基于减少路径延时方式和/或增加路径延时方式对最优布线结果中的时钟互连线和信号互连线进行优化，得到待优化电路的优化布线结果。本发明实现了超导集成电路布局后的自动布线问题，降低设计成本，减少手动布线所带来的设计时间开销。
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公开(公告)号：CN111463342A
公开(公告)日：2020-07-28
申请号：CN202010222784.8
申请日：2020-03-26
申请人： 中国科学院上海微系统与信息技术研究所
摘要： 本申请提供一种纳米超导量子干涉器件及其制备方法，该纳米超导量子干涉器件包括：自下而上形成于衬底上的第一电极、纳米侧壁结构以及第二电极；其中，纳米侧壁结构包括竖直于所述第一电极和所述第二电极之间的第一侧壁和第二侧壁，所述第一侧壁和所述第二侧壁的两端分别连接所述第一电极和所述第二电极，形成两个并联的纳米桥结。本申请的纳米超导量子干涉器件通过原子在刻蚀过程中的再沉积原理，形成竖直于衬底的纳米侧壁结构，以形成竖直于衬底的超导环，具有尺寸小、可阵列化、可大规模集成等优点。
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公开(公告)号：CN105633268B
公开(公告)日：2019-04-05
申请号：CN201511028259.8
申请日：2015-12-31
申请人： 中国科学院上海微系统与信息技术研究所
摘要： 本发明提供一种超导电路结构及其制备方法，包括：1）提供衬底，在衬底表面对应于后续要形成约瑟夫森结的位置形成应力图案结构，应力图案结构的尺寸大于约瑟夫森结的尺寸；2）在衬底表面依次形成第一超导材料层、第一绝缘材料层及第二超导材料层的三层薄膜结构；3）刻蚀三层薄膜结构以形成底电极及约瑟夫森结；4）在步骤3）得到的结构表面形成第二绝缘材料层，并在第二绝缘材料层对应于约瑟夫森结的位置形成第一开口；5）沉积第三超导材料层，并刻蚀第三超导材料层形成配线层。通过在约瑟夫森结下方形成尺寸比约瑟夫森结尺寸大的应力图案结构，有利于约瑟夫森结中应力的有效释放，从而解决了漏电流，提高了超导电路结构的性能及稳定性。
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公开(公告)号：CN109508303A
公开(公告)日：2019-03-22
申请号：CN201811156556.4
申请日：2018-09-30
申请人： 中国科学院上海微系统与信息技术研究所
IPC分类号： G06F12/0895
摘要： 本发明提供一种用于并行数据存储的超导高速缓冲存储器，包括M个并行的N位存储单元，用于存储N位数据，并在清除操作期间，基于清除控制信号清除指定清除位的数据；在写入操作期间，基于写入控制信号将输入数据写入指定写入位；清除写入地址译码器，连接N位存储单元，用于在清除操作期间产生清除控制信号，在写入操作期间产生输入、写入控制信号；数据输入缓冲门，连接清除写入地址译码器和N位存储单元，基于输入控制信号，将暂存的输入数据输出至N位存储单元；数据输出地址译码器，用于在读出操作期间产生读出控制信号；数据输出控制门，连接数据输出地址译码器和N位存储单元，用于在读出操作期间，基于读出控制信号读出指定读出位的数据。
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公开(公告)号：CN105702849B
公开(公告)日：2018-09-07
申请号：CN201610070503.5
申请日：2016-02-01
申请人： 中国科学院上海微系统与信息技术研究所
摘要： 本发明提供一种台阶区域覆盖有超导覆盖层的超导电路结构及其制备方法，包括：1）提供衬底，在衬底表面依次形成第一超导材料层、第一绝缘材料层及第二超导材料层的三层薄膜结构；2）分别刻蚀第二超导材料层、第一绝缘材料层及第一超导材料层以形成下电极及约瑟夫森结；3）在步骤2）得到的结构表面形成第二绝缘材料层；4）沉积旁路电阻材料层，并刻蚀旁路电阻材料层以形成旁路电阻；5）沉积第三超导材料层，并刻蚀第三超导材料层形成配线层及超导覆盖层。本发明可以确保位于下电极表面的旁路电阻与位于第二绝缘材料层表面的旁路电阻的导通，避免出现断路故障，保证了旁路电阻连通的稳定性，提高了超导电路结构的工作性能。
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公开(公告)号：CN118695770A
公开(公告)日：2024-09-24
申请号：CN202310273335.X
申请日：2023-03-21
申请人： 中国科学院上海微系统与信息技术研究所
摘要： 本发明提供一种约瑟夫森隧道结及其制备方法，制备方法包括：于衬底层上图形化叠层结结构得到结区和底电极，于叠层结结构上设置初始绝缘层，平坦化初始绝缘层，形成结接触孔和电极接触孔，并形成引线层。本发明通过平坦化初始绝缘层，有效避免了结区上方接触孔对结尺寸的限制，从而可以实现亚微米级的约瑟夫森隧道结；同时利用势垒保护层的引入，减弱了高临界电流密度的约瑟夫森隧道结中的层间扩散及溅射对势垒层的破坏，从而提高了器件成品率；另外，在平坦化初始绝缘层时，配合图形化同时形成结区、底电极和填充图形，保证了片上图形密度的高度均匀性。
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公开(公告)号：CN113095015B
公开(公告)日：2024-05-24
申请号：CN202110500919.7
申请日：2021-05-08
申请人： 中国科学院上海微系统与信息技术研究所
IPC分类号： G06F30/34 , G06F115/10
摘要： 本发明的SFQ时序电路综合计算方法、系统以及终端，分别对SFQ逻辑门状态机的状态机描述分别进行解释以及编译获得该状态机的状态转移集合信息，并对所述状态转移集合信息分解为一或多个子状态机，并将各子状态机与SFQ逻辑单元库中的各单元门进行映射，并基于各子状态机的映射结果，对各子状态机进行重组，以获得SFQ时序逻辑电路结构。本发明利用了SFQ逻辑门自有的优势，直接完成从SFQ逻辑门状态机到SFQ时序电路的逻辑映射，减少了中间模拟CMOS逻辑门、组成CMOS时序状态机的两步操作，提高了SFQ时序电路的逻辑综合成功率以及对SFQ单元库的利用率，使SFQ时序电路的大规模自动化设计更加高效，并解决现有技术的问题。
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公开(公告)号：CN113627120B
公开(公告)日：2023-09-12
申请号：CN202111094793.4
申请日：2021-09-17
申请人： 中国科学院上海微系统与信息技术研究所
IPC分类号： G06F30/394
摘要： 本发明公开了一种超导集成电路布局优化方法和装置、存储介质和终端，其中方法包括：对待布局网表进行模块化处理获取分割模块，并对所有分割模块进行布局优化得到优化电路布局；其中，对分割模块进行布局优化包括：确定分割模块所需布局空间大小；对分割模块中所有逻辑门单元进行位置排布优化；将结果映射到布局规划中获取分割模块的版图布局；将分割模块中的所有汇流缓冲器单元放置到版图布局中，并通过第二全局优化器对版图布局中的所有单元进行位置优化，而后对版图布局中所有包含时钟的逻辑门单元进行时钟优化；本发明实现大规模超导集成电路的自动版图布局优化，替代原有的手动设计流程，提高超导集成电路的设计规模并缩短设计迭代周期。
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公开(公告)号：CN116545419A
公开(公告)日：2023-08-04
申请号：CN202310540283.8
申请日：2023-05-12
申请人： 中国科学院上海微系统与信息技术研究所
摘要： 本发明提供一种互补型超导周期比较器及模数转换器包括：输入模块将接收到的单磁通量子时钟信号进行单向传输，并阻止回流电流对前级电路进行干扰；互补型超导量子干涉模块的输入端与模拟信号及输入模块的输出端连接，使模拟信号工作在超导量子干涉模块内部的基准信号的参数范围内，并通过对比模拟信号、基准信号及单磁通量子时钟信号输出对应的比较结果；传输模块的输入端与互补型超导量子干涉模块的输出端连接，基于所述比较结果产生用于传输的对应的单磁通量子输出信号。能够降低功耗的同时极大降低电路面积以及复杂度，提升模数转换的准确性。
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公开(公告)号：CN116413586A
公开(公告)日：2023-07-11
申请号：CN202111670510.6
申请日：2021-12-31
申请人： 中国科学院上海微系统与信息技术研究所
IPC分类号： G01R31/317
摘要： 本发明提供一种延时测试电路，至少包括环振电路延时测试模块，该模块包括汇流器单元、分路器单元、第一接口单元、N个待测单元及M个第一分频器单元；N个待测单元级联，第一个待测单元的输入端连接汇流器单元的输出端，最后一个待测单元的输出端连接分路器单元的输入端；M个第一分频器单元级联，第一个第一分频器单元的输入端连接分路器单元的一路输出端，最后一个第一分频器单元的输出端连接第一接口单元的输入端；汇流器单元的第一输入端接入第一激励信号，第二输入端连接分路器单元的二路输出端；第一接口单元的输出端产生第一数字电压信号。通过本发明提供的延时测试电路，解决了现有方案无法对超过2个结的传输线进行有效延时测试的问题。
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