公开(公告)号：CN109817517A

公开(公告)日：2019-05-28

申请号：CN201811251230.X

申请日：2018-10-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄世钧 ,  叶雅雯 ,  赖建文 ,  林纬良 ,  张雅惠 ,  严永松 ,  刘如淦 ,  林进祥 ,  沈育佃

IPC: H01L21/033 ,  H01L21/308

Abstract: 方法沉积材料于基板上的隆起结构的一侧壁(而非两侧壁)上，且方法包括倾斜基板的法线以偏离沉积材料源，或倾斜沉积材料源以偏离基板法线。方法的实施方式可为等离子体增强化学气相沉积技术。

公开(公告)号：CN1959528A

公开(公告)日：2007-05-09

申请号：CN200610140406.5

申请日：2006-09-30

Applicant: 台湾积体电路制造股份有限公司

Inventor： 严永松 ,  陈桂顺 ,  赖建文 ,  蔡澄贤

IPC: G03F1/00

CPC classification number: G03F1/36

Abstract: 一种微影光罩及其制造方法与使用上述两者制造的半导体元件包括一个位于独立或半独立区域的设计特征，以及复数个垂直于设计特征的平行线型辅助特征。这些平行线型辅助特征包括位于设计特征两边的两组平行辅助特征。第一组平行辅助特征位于设计特征的第一边上，且垂直于设计特征。第二组平行辅助特征位于设计特征的第二边上，且垂直于设计特征。上述的附加的辅助特征改善了独立及半独立特征结构的焦深与解析度，并降低光罩错误增强因子的产生。

公开(公告)号：CN113345801B

公开(公告)日：2025-02-11

申请号：CN202110052273.0

申请日：2021-01-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 萧志民 ,  赖建文 ,  刘如淦 ,  赖志明 ,  张世明 ,  严永松 ,  张育祯

IPC: H01L21/033

Abstract: 一种形成半导体元件的方法及其集成电路，提供形成线端延伸区域的方法以及具有线端延伸区域的元件。在一些实施方式中，一种方法包括在硬光罩层的第一区域上形成图案化光阻。在硬光罩层中形成线端延伸区域。线端延伸区域自硬光罩层的第一区域的末端侧向向外延伸。可通过改变硬光罩层在线端延伸区域的物理性质而形成线端延伸区域。

公开(公告)号：CN111261582A

公开(公告)日：2020-06-09

申请号：CN201911202106.9

申请日：2019-11-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 萧志民 ,  赖志明 ,  赖建文 ,  张雅惠 ,  刘如淦

IPC: H01L21/768

Abstract: 一种用于制造半导体元件的方法包括在绝缘层的上部表面上沉积硬遮罩层。蚀刻硬遮罩层以在硬遮罩层中形成开口。经由开口在绝缘层中形成通孔凹槽。在硬遮罩层上及在通孔凹槽中形成第一光阻层。蚀刻第一光阻层以在通孔凹槽中形成光阻插塞。蚀刻开口的两个相对侧以移除硬遮罩层的部分，并借此暴露绝缘层的上部表面的一部分。移除光阻插塞。在通孔凹槽中及在绝缘层的已暴露表面上沉积金属。图案化金属。

公开(公告)号：CN110556300A

公开(公告)日：2019-12-10

申请号：CN201910208953.X

申请日：2019-03-19

Applicant: 台湾积体电路制造股份有限公司

Inventor： 萧志民 ,  赖建文 ,  赖志明 ,  林义雄 ,  庄正吉 ,  陈欣苹 ,  刘如淦

IPC: H01L21/48

Abstract: 本申请提供一种形成半导体装置的方法，包括提供基板，其包括材料层及硬掩模层；图案化硬掩模层以形成硬掩模线；在基板上形成间隔物层，包括在掩模幕线之上，使得间隔物层定义出多个沟槽，其中沟槽沿着硬掩模线；在间隔物层上形成抗反射层，包括在沟槽之上；在抗反射层中形成L形开口，借以暴露至少两个沟槽；以填充材料填充L形开口；蚀刻间隔物层以暴露硬掩模线；去除硬掩模线；在去除硬掩模线之后，转移间隔物层和填充材料的图案到材料层上，使得第二沟槽沿着图案；以及以导电材料填充第二沟槽。

公开(公告)号：CN109786219A

公开(公告)日：2019-05-21

申请号：CN201810570106.3

申请日：2018-06-05

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄世钧 ,  叶雅雯 ,  沈育佃 ,  赖建文 ,  林纬良 ,  张雅惠 ,  严永松 ,  林进祥 ,  刘如淦

IPC: H01L21/027 ,  H01L21/768

Abstract: 半导体装置的制作方法包括形成硬掩模层于基板上。多层光致抗蚀剂形成于硬掩模层上。蚀刻多层光致抗蚀剂，形成多个开口于多层光致抗蚀剂中，以露出部分硬掩模层。依角度方向性地提供离子至多层光致抗蚀剂，使离子主要接触多层光致抗蚀剂中的开口侧壁而非硬掩模层。在一实施例中，通过依角度导向的蚀刻离子，可方向性地蚀刻多层光致抗蚀剂，且蚀刻离子主要接触多层光致抗蚀剂中的开口侧壁而非硬掩模层。在另一实施例中，通过依角度导向的注入离子，可方向性地注入多层光致抗蚀剂，且注入离子主要接触多层光致抗蚀剂中的开口侧壁而非硬掩模层。

公开(公告)号：CN108228956A

公开(公告)日：2018-06-29

申请号：CN201710882024.8

申请日：2017-09-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 刘如淦 ,  张世明 ,  周硕彦 ,  赖建文 ,  赵增勤

IPC: G06F17/50

CPC classification number: G03F7/705 ,  G03F9/708 ,  H01L23/544 ,  H01L2223/54426 ,  G06F17/5068 ,  G06F17/5081

Abstract: 一种优化晶圆制程模拟的方法，包括建立用于模拟在晶圆中制造结构的模拟程序。模拟程序包括各自用于模拟多个晶圆制造操作的多个模拟操作，且还包括测试该结构的操作，此操作产生表示结构的品质的结果。每一个模拟操作具有相应的可调整制程参数。上述方法还包括为每一个制程参数指定相应的可工作范围，以及使用晶圆制程模拟器通过迭代操作来运行模拟程序直到结果实现最佳化。在运行模拟程序的期间，每两次连续的迭代操作在两个不同的制程参数的可工作范围中调整制程参数，或在相同制程参数的可工作范围中以相反趋势调整相同制程参数。