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公开(公告)号：CN101252019B
公开(公告)日：2013-01-09
申请号：CN200810004810.9
申请日：2008-02-02
Applicant: 松下电器产业株式会社
IPC: G11C16/04 , G11C16/06 , G11C16/08 , H01L27/115 , G11C16/26
CPC classification number: G11C16/0441 , G11C16/10 , H01L27/115 , H01L27/11521 , H01L27/11558
Abstract: 本发明提供一种可按标准CMOS工艺制造的非易失性半导体存储器件，提供一种节省存储单元面积的技术。在通过在浮置栅上蓄积电荷而存储数据的非易失性半导体存储器件中，按阵列状排列包含作为读出器件的第一MOS晶体管(38、39)、由作为电容耦合器件的第一电容器(47、48)和作为擦除器件的第二电容器(49、50)构成的位单元(62、63)、以及具有第二MOS晶体管(28、29)和第三MOS晶体管(34、35)的译码器件(61)的存储单元(60)。能使可进行每个位的选择擦除的非易失性存储器阵列化，从而可以大幅度地缩小磁心面积。
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公开(公告)号：CN1949512B
公开(公告)日：2010-11-10
申请号：CN200610136176.5
申请日：2006-10-13
Applicant: 松下电器产业株式会社
IPC: H01L27/02 , H01L27/10 , H01L23/525 , H03K19/00
CPC classification number: G11C5/063 , G11C5/14 , G11C17/165 , G11C17/18 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供一种系统LSI，其能够在不形成粗电源布线的情况下，以低阻抗将把I/O电源作为电源使用的电路与I/O电源连接。其中，输入输出部(12)具有作为I/O电源单元的2.5V电源单元(13)、和多个I/O单元(14)。设置在逻辑电路部(11)中的电熔断电路(15)使用2.5V电源单元(13)作为编程电源。电熔断电路(15)与从I/O单元(14)中的I/O电源布线引出的2.5V电源布线(16)连接。
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公开(公告)号：CN100421176C
公开(公告)日：2008-09-24
申请号：CN200410074129.3
申请日：2004-08-31
Applicant: 松下电器产业株式会社
CPC classification number: G11C7/1096 , G11C7/062 , G11C7/1078
Abstract: 一种半导体集成电路装置，包括：第一和第二非易失性存储元件；第一放大器，用于放大第一非易失性存储元件的输出信号，以输出放大了的信号；以及第二放大器，用于向第一放大器输出控制信号，该控制信号是通过放大第二非易失性存储元件的输出信号而产生的。第二放大器基于存储在第二非易失性存储元件中的数据，将第一放大器的输出信号固定在高电势或低电势。
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公开(公告)号：CN100419915C
公开(公告)日：2008-09-17
申请号：CN200410074601.3
申请日：2004-09-07
Applicant: 松下电器产业株式会社
IPC: G11C16/06 , H01L27/115
Abstract: 一种非易失性半导体存储器件，包括：第一位单元，第一位单元包括第一MOS晶体管和第二MOS晶体管，第一MOS晶体管的源极和漏极连接以形成第一控制栅，第二MOS晶体管具有与第一MOS晶体管公共的浮栅；第二位单元，第二位单元包括第三MOS晶体管和第四MOS晶体管，第三MOS晶体管的源极和漏极连接以形成第二控制栅，第四MOS晶体管具有与第三MOS晶体管公共的浮栅；以及差分放大器，接收来自各个第二和第四MOS晶体管的漏极的输入信号。
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Patent Agency Ranking
公开(公告)号：CN1941579A
公开(公告)日：2007-04-04
申请号：CN200610154013.X
申请日：2006-09-19
Applicant: 松下电器产业株式会社
CPC classification number: H02M3/07
Abstract: 一种升压电路，各级由MOS晶体管(M04、M14、M24、M34)和一端与所述MOS晶体管的漏极或源极中的一方连接的电容器(C14、C24a、C24b、C34a、C34b、C34c)构成；所述MOS晶体管纵列连接后，从而将各级连接；各级中的所述MOS晶体管的栅极和漏极或源极中的一个互相电连接的同时，至少一组相邻的MOS晶体管的基板，与其中的一个漏极或源极中的一个互相电连接。能够抑制反偏置效应，缩小布局面积。另外，用多个串联的电容器构成后级的升压电容器后，能够抑制各电容器的耐压劣化。提供实现小面积化的布局的、可以混载到标准CMOS工艺的LSI中的升压电路。
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公开(公告)号：CN1941203A
公开(公告)日：2007-04-04
申请号：CN200610154017.8
申请日：2006-09-19
Applicant: 松下电器产业株式会社
IPC: G11C16/04 , G11C11/56 , H01L27/115 , H01L27/105
Abstract: 一种非易失性半导体存储装置，在浮动栅极(32)中蓄积电荷、存储数据，其特征在于：具有共有浮动栅极(32)的多个MOS晶体管(24、25、26)，写入时的耦合，使用PMOS晶体管(24)；消去时的耦合，使用N型的耗尽型MOS(DMOS)(25)。在写入时，使用PMOS(24)产生的沟道反转容量的耦合，在消去时，使用N型DMOS(25)产生的耗尽电容的耦合，从而对于现有技术的3晶体管型非易失性存储器元件而言，能够不增加面积地使消去速度高速化。使可以混载到尖端标准CMOS工艺的LSI中的非易失性半导体存储装置，实现写入速度高速化。
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公开(公告)号：CN1801388A
公开(公告)日：2006-07-12
申请号：CN200510123689.8
申请日：2005-11-18
Applicant: 松下电器产业株式会社
IPC: G11C7/00 , G11C11/413 , G11C16/06
Abstract: 本发明公开了一种半导体存储装置。从解码电路203输出的选择信号211～214根据单元组指定电路202中的位单元100中熔丝元件的切断状态选择性地成为高电平。于是，任一个传输门221、223成为导通状态，进行数据的写入、读出的数据位单元组201a～201c被选择。因此，通过依次切断单元组指定电路202内的熔丝元件，便能多次改写存储数据。结果是，本发明，能够利用具有熔丝元件等仅能写入一次的存储元件进行多次写入，同时还能够减小电路规模。
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公开(公告)号：CN1574358A
公开(公告)日：2005-02-02
申请号：CN200410048866.6
申请日：2004-06-04
Applicant: 松下电器产业株式会社
Inventor： 川崎利昭
IPC: H01L27/10 , H01L27/105
CPC classification number: G11C16/0416 , G11C2216/10 , H01L27/115 , H01L27/11558 , Y10S257/909
Abstract: 本发明有关非易失性半导体存储器件，具体为在存储单元中，NMOS晶体管的基板接触区及PMOS晶体管的阱接触区沿与浮栅垂直的方向配置，单元阵列是这样构成，它沿列方向(X)交替地配置存储单元和与所述存储单元线对称配置的存储单元，构成子阵列，再沿行方向(Y)平行配置或线对称配置沿列方向(X)配置的所述子阵列。由此，能在相邻的存储单元间公用基板接触区、阱接触区及PMOS晶体管的扩散区，所以单元阵列的面积可望减小。
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公开(公告)号：CN102576690A
公开(公告)日：2012-07-11
申请号：CN201080047136.8
申请日：2010-10-22
Applicant: 松下电器产业株式会社
IPC: H01L21/822 , H01L21/82 , H01L27/04
CPC classification number: H01L27/0207 , G11C17/18 , H01L23/5256 , H01L27/0288 , H01L27/10 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供一种半导体装置。电熔丝电路(3)具有在程序电源(6)与地线(7)之间串联连接地设置的熔丝元件(11)及晶体管(12)、和控制晶体管(12)的栅极电位的控制部(13、14)。程序防止电路(5)在程序电源(6)与地线(7)之间与电熔丝电路(3)并联地设置，并且当在程序电源(6)与地线(7)之间施加浪涌时按照流动浪涌电流的一部分的方式构成。
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