公开(公告)号：CN1181552C

公开(公告)日：2004-12-22

申请号：CN01133826.1

申请日：2001-09-26

Applicant: 株式会社东芝

Inventor： 松井法晴 ,  森诚一 ,  白田理一郎 ,  竹内祐司 ,  上垣内岳司

IPC: H01L27/10 ,  H01L27/112 ,  H01L29/76 ,  H01L21/82

CPC classification number: H01L27/11526 ,  H01L21/76229 ,  H01L27/105 ,  H01L27/115 ,  H01L27/11519 ,  H01L27/11521 ,  H01L27/11524 ,  H01L27/11529 ,  H01L27/11531 ,  H01L27/11543 ,  H01L29/7887

Abstract: 选择门区的半导体装置设有：半导体层；形成于半导体层上的第1绝缘膜；形成于第1绝缘膜上的第1电极层；由贯通第1电极层及第1绝缘膜直达半导体层内形成的元件分离绝缘膜构成的元件分离区，元件分离区分离了元件区，与第1电极层自动匹配地形成元件分离区；形成于第1电极层及元件分离区上的第2绝缘膜，第2绝缘膜具有使第1电极层表面露出的开口部；形成于第2绝缘膜上及第1电极层中被露出的表面上的第2电极层，第2电极层通过开口部与第1电极层电连接。

公开(公告)号：CN1519938A

公开(公告)日：2004-08-11

申请号：CN03104439.5

申请日：2003-02-14

Applicant: 株式会社东芝

Inventor： 市毛正之 ,  桥本耕治 ,  久慈龙明 ,  森诚一 ,  白田理一郎 ,  竹内祐司 ,  作井康司

IPC: H01L27/10 ,  G11C14/00 ,  G11C11/34 ,  H01L21/82

CPC classification number: H01L27/11521 ,  G11C16/0483 ,  H01L27/0207 ,  H01L27/115 ,  H01L27/11519 ,  H01L27/11524

Abstract: 一种非易失性半导体存储装置，其特征在于：具有：配置在行方向的多条字线；配置在与字线正交的列方向的位线；配置在列方向，并且具有通过多条字线的任意一条，分别控制电荷存储状态的电荷存储层的存储单元晶体管；在存储单元晶体管的排列的一端一侧，在列方向相邻配置，并且选择排列的存储单元晶体管的多个第一选择晶体管；连接了第一选择晶体管的各栅极的第一选择栅布线。

公开(公告)号：CN1155095C

公开(公告)日：2004-06-23

申请号：CN00106967.5

申请日：2000-04-26

Applicant: 株式会社东芝

Inventor： 合田晃 ,  白田理一郎 ,  清水和裕 ,  间博显 ,  饭塚裕久 ,  有留诚一 ,  森山和歌子

IPC: H01L27/115 ,  H01L21/82

CPC classification number: H01L27/11526 ,  H01L27/105 ,  H01L27/11529 ,  H01L27/11543 ,  Y10S257/909

Abstract: 在同一衬底上边设置单元晶体管和外围晶体管的EEPROM中，即便各自栅极长度不同，也可以使后氧化量或退火的条件最佳化。例如，在用第1绝缘膜37覆盖栅极长度比外围CT的栅极电极41还短的单元晶体管ST一侧的状态下，在氧化气氛中进行退火。充分生长外围晶体管CT的源·漏扩散层42、43与栅极电极部分41重叠。在单元晶体管ST一侧抑制氧化的进行，使得抑制因后氧化而形成的鸟喙量的增加或因杂质的过度扩散所引起的短沟效应。

公开(公告)号：CN101431079B

公开(公告)日：2010-10-06

申请号：CN200810178672.6

申请日：2007-02-01

Applicant: 株式会社东芝

Inventor： 木下敦宽 ,  白田理一郎 ,  渡边浩志 ,  室冈贤一 ,  古贺淳二

IPC: H01L27/115 ,  H01L23/522 ,  H01L21/8247 ,  H01L21/768

CPC classification number: H01L27/115 ,  H01L27/11556 ,  H01L27/11568

Abstract: 本发明提供一种非易失性半导体存储器件，包括：半导体衬底；以矩阵状形成于半导体衬底上的多个半导体柱；在多个半导体柱之间、沿列方向以条带状形成于半导体衬底上的、作为字线的多个第一传导区域；分别形成于多个半导体柱的顶上的多个第二传导区域；沿行方向与多个第二传导区域相连接的多个位线；分别形成在第一和第二传导区域之间的多个半导体柱上的、与第一和第二传导区域相接触的多个沟道区域；在通过半导体衬底上方的第一绝缘膜连续形成的、在多个半导体柱之间沿列方向对着多个沟道区域的、并用作控制栅的多个第三传导区域；以及分别通过位于多个沟道区域上部的第二绝缘膜、在高于多个第三传导区域的位置上形成的多个电荷积累区域。

公开(公告)号：CN101431079A

公开(公告)日：2009-05-13

申请号：CN200810178672.6

申请日：2007-02-01

Applicant: 株式会社东芝

Inventor： 木下敦宽 ,  白田理一郎 ,  渡边浩志 ,  室冈贤一 ,  古贺淳二

IPC: H01L27/115 ,  H01L23/522 ,  H01L21/8247 ,  H01L21/768

CPC classification number: H01L27/115 ,  H01L27/11556 ,  H01L27/11568

Abstract: 本发明提供一种非易失性半导体存储器件，包括：半导体衬底；以矩阵状形成于半导体衬底上的多个半导体柱；在多个半导体柱之间、沿列方向以条带状形成于半导体衬底上的、作为字线的多个第一传导区域；分别形成于多个半导体柱的顶上的多个第二传导区域；沿行方向与多个第二传导区域相连接的多个位线；分别形成在第一和第二传导区域之间的多个半导体柱上的、与第一和第二传导区域相接触的多个沟道区域；在通过半导体衬底上方的第一绝缘膜连续形成的、在多个半导体柱之间沿列方向对着多个沟道区域的、并用作控制栅的多个第三传导区域；以及分别通过位于多个沟道区域上部的第二绝缘膜、在高于多个第三传导区域的位置上形成的多个电荷积累区域。

公开(公告)号：CN1278419C

公开(公告)日：2006-10-04

申请号：CN03145379.1

申请日：2003-07-08

Applicant: 株式会社东芝

Inventor： 渡边浩志 ,  松澤一也 ,  白田理一郎

IPC: H01L27/00 ,  H01L21/00

CPC classification number: H01L29/7883 ,  G01R31/2642 ,  G06F9/3802 ,  G06F2221/2137 ,  G06K19/0723 ,  G06K19/073 ,  G06K19/07372 ,  G06Q20/341 ,  G07C9/00111 ,  G07C2009/00976 ,  G07F7/082 ,  G07F7/084 ,  G07F7/1008 ,  G11C16/14 ,  G11C16/349 ,  H01L21/28273 ,  H01L27/115 ,  H01L27/11558 ,  H01L29/42324 ,  H01L29/66825

Abstract: 一种半导体集成电路，具有带有效期限的功能利用装置，所述半导体装置包括：第一功能块；第二功能块；连接在第一和第二功能块之间、能利用通过它们相互访问而产生的所需功能的信号线；和由在半导体层内分开形成的源区和漏区及在其间的沟道区域上绝缘形成的栅电极构成的半导体时限开关，其中，把所述源、漏区作为开关的两个连接端插入或连接在信号线上；在半导体时限开关与电源连接的时间内，通过预先向栅电极供给电荷来使所述源、漏区间变为导通或非导通状态；在所述半导体时限开关从电源断开经过规定时间后，所述电荷随时间的经过从所述栅电极放出，在不供电的情况下使所述第一和第二功能块间的相互访问成为不可能、或在不供电的情况下使所述第一和第二功能块间的相互访问实质上成为可能。

公开(公告)号：CN1201402C

公开(公告)日：2005-05-11

申请号：CN02106749.X

申请日：2002-03-06

Applicant: 株式会社东芝

Inventor： 松永泰彦 ,  八重樫利武 ,  荒井史隆 ,  白田理一郎

IPC: H01L27/115 ,  H01L27/112 ,  G11C16/00

CPC classification number: G11C16/0483 ,  G11C16/10

Abstract: 防止误写入的非易失性半导体存储装置。多个存储器晶体管串联，两端分别通过选择栅极晶体管连接到位线和公用源极线上构成NAND单元。给NAND单元的被选中的存储器晶体管的控制栅极加上写入电压Vpgm进行写入，给其两邻的非被选存储器晶体管的控制栅极加上Vss。在该写入动作中，在选中从位线BL一侧算起的第2号存储器晶体管时，给从位线BL一侧算起的第1号和第3号以后的非被选存储器晶体管的控制栅极加上中间电压。

公开(公告)号：CN1277460A

公开(公告)日：2000-12-20

申请号：CN00106967.5

申请日：2000-04-26

Applicant: 株式会社东芝

Inventor： 合田晃 ,  白田理一郎 ,  清水和裕 ,  间博显 ,  饭塚裕久 ,  有留诚一 ,  森山和歌子

IPC: H01L27/115 ,  H01L21/82

CPC classification number: H01L27/11526 ,  H01L27/105 ,  H01L27/11529 ,  H01L27/11543 ,  Y10S257/909

Abstract: 在同一衬底上边设置单元晶体管和外围晶体管的EEPROM中,即便各自栅极长度不同,也可以使后氧化量或退火的条件最佳化。例如,在用第1绝缘膜37覆盖栅极长度比外围CT的栅极电极41还短的单元晶体管ST一侧的状态下,在氧化气氛中进行退火。充分生长外围晶体管CT的源·漏扩散层42、43与栅极电极部分41重叠。在单元晶体管ST一侧抑制氧化的进行,使得抑制因后氧化而形成的鸟喙量的增加或因杂质的过度扩散所引起的短沟效应。

公开(公告)号：CN100383972C

公开(公告)日：2008-04-23

申请号：CN200310118680.9

申请日：2003-11-28

Applicant: 株式会社东芝

Inventor： 清水晓 ,  白田理一郎 ,  荒井史隆

IPC: H01L27/10 ,  H01L27/115

CPC classification number: G11C16/08 ,  G11C16/0483 ,  H01L27/105 ,  H01L27/115

Abstract: 本发明公开了一种半导体存储器件，包含分别能对信息进行电改写，并且行方向地址连续的第一、第二、第三存储单元晶体管。第一、第二、第三传输晶体管的电流通路的一端分别与第一、第二、第三存储单元晶体管的控制电极连接。在第一、第二、第三传输晶体管的电流通路的另一端上分别外加写入电压、通过电压、第一电压。通过电压比写入电压低，第一电压比通过电压低。第一控制部在第一、第二传输晶体管的栅极上外加用于使第一、第二传输晶体管导通的第一导通电压。第二控制部在第三传输晶体管的栅极上外加用于使第三传输晶体管导通的、与第一导通电压不同的第二导通电压。

公开(公告)号：CN101013704A

公开(公告)日：2007-08-08

申请号：CN200710007976.1

申请日：2007-02-01

Applicant: 株式会社东芝

Inventor： 木下敦宽 ,  白田理一郎 ,  渡边浩志 ,  室冈贤一 ,  古贺淳二

IPC: H01L27/115 ,  H01L23/522 ,  H01L21/8247 ,  H01L21/768

CPC classification number: H01L27/115 ,  H01L27/11556 ,  H01L27/11568

Abstract: 一种非易失性半导体存储器件，包括半导体衬底；以矩阵状形成于半导体衬底上的多个半导体柱；在多个半导体柱之间、沿列方向以条带状形成于半导体衬底上的、作为字线的多个第一传导区域；分别形成于多个半导体柱的顶上的多个第二传导区域；沿行方向与多个第二传导区域相连接的多个位线；分别形成在第一和第二传导区域之间的多个半导体柱上的、与第一和第二传导区域相接触的多个沟道区域；在通过半导体衬底上方的第一绝缘膜连续形成的、在多个半导体柱之间沿列方向对着多个沟道区域的、并用作控制栅的多个第三传导区域；以及分别通过位于多个沟道区域上部的第二绝缘膜、在高于多个第三传导区域的位置上形成的多个电荷积累区域。