公开(公告)号：CN114883388A

公开(公告)日：2022-08-09

申请号：CN202210327031.2

申请日：2022-03-30

申请人： 西安电子科技大学

发明人： 袁昊 ,  陈利利 ,  汤晓燕 ,  宋庆文 ,  周瑜 ,  刘延聪 ,  陈泽宇 ,  王溶

IPC分类号： H01L29/06 ,  H01L29/10 ,  H01L29/739 ,  H01L29/78

摘要： 本发明公开了一种三维六角元胞结构，包括：第一导电类型外延区，位于第一导电类型外延区内的第二导电类型阱区，位于第二导电类型阱区内的第一导电类型源区，以及位于第一导电类型源区内的第二导电类型体区；其中，第二导电类型体区为凸起状；且沿六角元胞结构的六个边的垂直方向，第一导电类型外延区、第二导电类型阱区和第一导电类型源区上均设有宽度和高度相同的若干凸起，以分别在每个方向形成若干凸起台面，同时在六角元胞结构上形成相交于第二导电类型体区的六角台面结构。该结构使得器件同时拥有了平行于元胞表面和垂直于元胞表面的两种沟道，从而提升了沟道密度，降低了沟道的导通电阻，提升了器件的通流能力。

公开(公告)号：CN114582954A

公开(公告)日：2022-06-03

申请号：CN202210109338.5

申请日：2022-01-28

申请人： 西安电子科技大学

发明人： 袁昊 ,  周瑜 ,  汤晓燕 ,  宋庆文 ,  张玉明

IPC分类号： H01L29/06 ,  H01L29/861 ,  H01L21/329

摘要： 本发明提供的一种基区横向掺杂浓度渐变的碳化硅功率器件及其制备方法，制备出的基区横向掺杂浓度渐变的碳化硅功率器件包括p+外延层1、P‑基区2、N+衬底3、钝化层4、背部电极5以及正面电极6；本发明P‑基区2使用横向变掺杂基区，可以提高P+/P‑结处P‑基区的掺杂浓度，降低器件负角处的浓度梯度，抑制表面电场，提高器件的工作可靠性。

公开(公告)号：CN117613105A

公开(公告)日：2024-02-27

申请号：CN202410085895.7

申请日：2024-01-22

申请人： 西安电子科技大学

发明人： 宋庆文 ,  李靖域 ,  汤晓燕 ,  袁昊 ,  周瑜 ,  刘科宇

IPC分类号： H01L29/872 ,  H01L29/06 ,  H01L21/329

摘要： 本发明提供了一种改善开关特性的碳化硅浮动结的二极管及其制备方法，在二极管内部通过引入过渡区P沟道，增大少数载流子的抽取速度，降低耗尽区消失时间，降低过充电压，解决关断后再开启时的开启速度问题，使实现高频高耐压的碳化硅浮动结二极管成为可能，可以大大扩宽碳化硅浮动结器件在功率半导体器件领域的应用范围。除此之外，由于P沟道存在源区过渡区，对掺杂浓度准确性要求降低且要求的沟道数量更少，因此可以降低对器件静态性能的影响以及器件制备的工艺要求。

公开(公告)号：CN114937592A

公开(公告)日：2022-08-23

申请号：CN202210423439.X

申请日：2022-04-21

申请人： 西安电子科技大学

发明人： 袁昊 ,  周瑜 ,  汤晓燕 ,  宋庆文 ,  张玉明 ,  何艳静 ,  刘延聪 ,  许允亮

IPC分类号： H01L21/265 ,  H01L29/06

摘要： 本发明公开了一种基于离子注入工艺的环绕N+区浮结功率器件及其制备方法，该方法包括：提供N++衬底；在衬底的一侧表面生长第一N‑外延层；在第一N‑外延层的上表面生长外延结构，外延结构包括至少一层第二N‑外延层和至少一层N+掺杂区，第二N‑外延层包括下部N‑外延层和上部N‑外延层，N+掺杂区包括下部N+掺杂区和上部N+掺杂，下部N‑外延层包括多个第一P+浮结，下部N+掺杂区包括多个第二P+浮结；在外延结构的上表面生长第三N‑外延层；在第三N‑外延层的上表面制作第一电极，并在衬底的下表面制作第二电极。由于N+掺杂区的掺杂浓度高于漂移区的掺杂浓度，因此电导率高、对载流子阻挡能力低，减小了P型结构之间的JFET区域电阻，提升整个功率器件的通流能力。

公开(公告)号：CN118630064B

公开(公告)日：2024-11-05

申请号：CN202411059961.X

申请日：2024-08-05

申请人： 西安电子科技大学

发明人： 汤晓燕 ,  张一博 ,  袁昊 ,  宋庆文 ,  杜丰羽 ,  周瑜 ,  张玉明

IPC分类号： H01L29/78 ,  H01L29/06 ,  H01L21/336

摘要： 本发明公开了一种具有体内非浮动埋层的VDMOSFET及制备方法，属于半导体技术领域，该VDMOSFET由若干方形不对称半元胞结构组成，相邻两个方形不对称半元胞结构包括：衬底层；第一、第二N‑外延层；第一、第二PWELL；第一、第二P+源区；第一、第二N+源区；第一、第二非浮动埋层；第一、第二栅电极；第一、第二源电极；漏电极；其中，第一非浮动埋层位于第一N‑外延层内，且部分邻接第一P+源区，部分邻接第二N‑外延层；第二非浮动埋层位于第一N‑外延层内，且邻接第二P+源区。本发明通过这种加入浮动结的不对称结构，显著提高器件短路耐受特性的同时，还可以显著降低器件比导通电阻。

公开(公告)号：CN117832303A

公开(公告)日：2024-04-05

申请号：CN202410010566.6

申请日：2024-01-03

申请人： 西安电子科技大学芜湖研究院

发明人： 杜丰羽 ,  韩超 ,  宋庆文 ,  袁昊 ,  汤晓燕 ,  周瑜 ,  张玉明

IPC分类号： H01L31/032 ,  H01L31/113 ,  H01L31/18

摘要： 本发明公开了一种氧化镓日盲光电探测器及其制备方法，所述氧化镓日盲光电探测器包括：第一阱区、第二阱区、栅氧介质层、第一源电极、第二源电极、栅电极、第一紫外感光层、第二紫外感光层、第一漏电极、第二漏电极、纳米减反陷光增透结构及背反设层，第一阱区是将硅离子注入氧化镓基底得到的，第二阱区是将镁离子注入氧化镓基底得到的。根据本发明提供的氧化镓光电探测器，由于镁具有较低的形成能和相对较浅的施主能级，更容易形成p型氧化镓，通过将镁离子作为p掺杂材料注入氧化镓基底，形成氧化镓光电探测器，能够使得得到的光电探测器拥有类似p掺杂材料的效果，实现光电探测器的功能。

公开(公告)号：CN114883383A

公开(公告)日：2022-08-09

申请号：CN202210325695.5

申请日：2022-03-30

申请人： 西安电子科技大学

发明人： 汤晓燕 ,  刘延聪 ,  袁昊 ,  王溶 ,  周瑜 ,  宋庆文 ,  陈泽宇 ,  陈利利

IPC分类号： H01L29/06 ,  H01L29/16

摘要： 本发明公开了一种新型浮结碳化硅功率器件的SIMS‑JTE终端结构及其制备方法，该方法包括：提供一N+衬底；在N+衬底的一侧表面制作至少一层外延结构；外延结构包括：第一N‑外延层、浮结p区和JTE；在至少一层外延结构远离N+衬底的一侧表里生长第二N‑外延层，并在第二N‑外延层内制作表面终端；在第二N‑外延层远离衬底的一侧表面生长氧化层；在第二N‑外延层远离衬底的一侧表面制作第一电极，并在N+衬底远离外延结构的一侧表面制作第二电极，第一电极与氧化层相触。由于JTE靠近N+衬底的一侧为阶梯结构，因此JTE电荷量在总体上形成了横向分区梯度递减，能够效地降低JTE的最大峰值电场、并使整体电场分布变得均匀，进而改善功率器件对JTE剂量的敏感性。

公开(公告)号：CN114864660A

公开(公告)日：2022-08-05

申请号：CN202210422233.5

申请日：2022-04-21

申请人： 西安电子科技大学

发明人： 汤晓燕 ,  刘延聪 ,  宋庆文 ,  张玉明 ,  袁昊 ,  何艳静 ,  周瑜 ,  许允亮

IPC分类号： H01L29/06 ,  H01L21/20 ,  H01L21/265

摘要： 本发明公开了一种新型阶梯型FLR超级结功率器件终端结构，包括衬底层以及位于衬底层上的第一导电类型外延层，外延层内形成有有源区和位于有源区外围的终端区，其中，外延层的终端区包括多层外延结构，每层外延结构中均设有一个FLR区，且每层外延结构中的FLR区长度自下而上依次增加，以形成自左下方至右上方的阶梯型FLR终端；最顶层的FLR区上方还形成有表面终端区。本发明通过多层外延生长方式同时在器件有源区和终端区内分别形成了超级结结构和阶梯型FLR终端结构，该终端结构简单，易于实现，既减小了注入损伤，同时降低了工艺复杂度，有助于提升器件性能。

公开(公告)号：CN112038412B

公开(公告)日：2021-11-19

申请号：CN202010713459.1

申请日：2020-07-22

申请人： 西安电子科技大学

发明人： 汤晓燕 ,  周瑜 ,  宋庆文 ,  袁昊 ,  何艳静 ,  张玉明

IPC分类号： H01L29/868 ,  H01L21/329 ,  H01L29/06 ,  H01L29/16

摘要： 本发明公开了一种具有P型变掺杂基区的碳化硅基DSRD器件及其制备方法，所述器件包括衬底、N+缓冲区、P‑基区、P+缓冲区、P+区、SiO2钝化层、阴极和阳极，其中，衬底、N+缓冲区、P‑基区、P+缓冲区和P+区自下而上依次设置；SiO2钝化层覆盖在P‑基区、P+缓冲区和P+区的外周，且SiO2钝化层的上端覆盖P‑基区上表面的一部分，SiO2钝化层的下端覆盖N+缓冲区上表面未被P‑基区覆盖的区域；阴极设置在衬底的下表面；阳极设置在P+区的上表面未被SiO2钝化层覆盖的区域，且阳极与SiO2钝化层接触。该器件能够缩短碳化硅基DSRD的脉冲前沿，降低器件功耗，降低工艺复杂度，提升器件可靠性。

公开(公告)号：CN118571948B

公开(公告)日：2024-11-05

申请号：CN202411056005.6

申请日：2024-08-02

申请人： 西安电子科技大学

发明人： 汤晓燕 ,  张一博 ,  袁昊 ,  宋庆文 ,  杜丰羽 ,  周瑜 ,  张玉明

IPC分类号： H01L29/78 ,  H01L29/06 ,  H01L21/336

摘要： 本发明公开了一种具有高抗短路能力的VDMOSFET及制备方法，属于半导体技术领域，该VDMOSFET由若干方形不对称半元胞结构组成，相邻方形不对称半元胞结构包括：衬底层；N‑外延层；第一、第二PWELL；第一、第二P+源区；第一、第二N+源区；第一、第二栅电极；第一、第二源电极；漏电极；其中，从俯视方向看：以第一N+源区的中心为对称轴，包括第一N+源区、第一PWELL和第一P+源区的半元胞结构上下、左右均为不对称；以第二N+源区的中心为对称轴，包括第二N+源区、第二PWELL和第二P+源区的半元胞结构上下、左右均为不对称。本发明通过改变器件的结构可以提升器件的短路能力、降低器件的比导通电阻。