公开(公告)号：CN118068643A

公开(公告)日：2024-05-24

申请号：CN202211419165.3

申请日：2022-11-14

申请人： 联华电子股份有限公司

发明人： 刘健恒 ,  黄家纬 ,  郑永丰 ,  陈明瑞

IPC分类号： G03F1/38 ,  H01L21/027

摘要： 本发明提供一种光掩模结构、半导体结构及其制造方法。上述光掩模结构包括第一布局图案与第二布局图案。第二布局图案位于第一布局图案的一侧。第一布局图案与第二布局图案彼此分离。第一布局图案具有彼此相对的第一边与第二边。第二布局图案具有彼此相对的第三边与第四边。第二布局图案的第三边邻近于第一布局图案的第一边。第二布局图案包括超出第一布局图案的末端的第一延伸部。第一延伸部包括突出于第二布局图案的第三边的第一突出部。第一突出部超出第一布局图案的第一边。上述光掩模结构可防止由光刻工艺所形成的光刻胶图案发生变形的问题，进而提升半导体工艺的工艺裕度。

公开(公告)号：CN117995235A

公开(公告)日：2024-05-07

申请号：CN202410145436.3

申请日：2020-02-07

申请人： 联华电子股份有限公司

发明人： 曾俊砚 ,  郭有策 ,  陈昌宏 ,  王淑如 ,  邱雅兰 ,  黄俊宪 ,  蔡志维 ,  余欣炽 ,  吴奕廷 ,  黄正同 ,  王荏滺 ,  吴祯祥 ,  杨伯钧 ,  谢咏净 ,  陈健中 ,  李柏昌

IPC分类号： G11C11/16

摘要： 本发明公开一种存储器，包含(n‑1)个非挥发性单元，(n‑1)条位线及电流驱动电路。该(n‑1)个非挥发性单元的每个非挥发性单元包含第一端及第二端。该(n‑1)条位线的第i位线耦接于该(n‑1)个非挥发性单元的第i非挥发性单元的第一端。该电流驱动电路包含n个晶体管，耦接于该(n‑1)个非挥发性单元。

公开(公告)号：CN112216736B

公开(公告)日：2024-04-30

申请号：CN201910618705.2

申请日：2019-07-10

申请人： 联华电子股份有限公司

发明人： 杨柏宇

IPC分类号： H01L29/06 ,  H01L29/778 ,  H01L21/335

摘要： 本发明公开一种高电子移动率晶体管与其制作方法，其中该高电子移动率晶体管包括：主动区、缓冲层，位于该主动区上、通道层，位于该缓冲层上、阻障层，位于该通道层上、以及栅极、源极与漏极，位于该阻障层上、以及沟槽隔离结构，邻接并围绕该通道层以及该阻障层，以施加应力来改变该高电子移动率晶体管的二维电子气(2DEG)或二维空穴气(2DHG)。

公开(公告)号：CN117878093A

公开(公告)日：2024-04-12

申请号：CN202211351963.7

申请日：2022-10-31

申请人： 联华电子股份有限公司

发明人： 何凯光 ,  林裕杰 ,  徐一峯

IPC分类号： H01L23/528 ,  H01L25/18 ,  H01L21/768

摘要： 本发明公开一种半导体封装体、半导体接合结构及其形成方法。半导体封装体包括第一芯片、第二芯片、以及导电结构，导电结构设置在第二芯片的一侧并位于第一内连线结构的第二上表面上，以电连接第一内连线结构。而半导体接合结构则包括第一基底、多个第一内连线结构、多个芯片、以及多个导电结构，其中，导电结构分别设置在各芯片的一侧并位于各第一内连线结构的第二上表面上，以分别电连接各第一内连线结构。

公开(公告)号：CN117855042A

公开(公告)日：2024-04-09

申请号：CN202211208853.5

申请日：2022-09-30

申请人： 联华电子股份有限公司

发明人： 杨柏宇

IPC分类号： H01L21/335 ,  H01L29/778 ,  H01L29/06 ,  H01L29/10 ,  H01L29/423

摘要： 本发明公开一种高电子迁移率晶体管及其制作方法，其中该制作高电子迁移率晶体管(high electron mobility transistor,HEMT)的方法为，主要先形成一沟道层于基底上，然后形成一第一阻障层于该沟道层上，形成一P型半导体层于该第一阻障层上，形成第一图案化的保护层于该P型半导体层上，再形成一栅极电极于该第一图案化的保护层上，其中栅极电极又包含第一部分设于该第一图案化的保护层一侧以及第二部分设于第一图案化的保护层另一侧。

公开(公告)号：CN112151669B

公开(公告)日：2024-04-09

申请号：CN201910565683.8

申请日：2019-06-27

申请人： 联华电子股份有限公司

发明人： 刘昕融 ,  李昆儒 ,  詹昂 ,  侯朝钟 ,  施宇隆

IPC分类号： H10N50/10 ,  H10N50/01 ,  H10B61/00

摘要： 本发明公开一种存储器元件的制作方法，其包含：首先，提供一介电层，然后在该介电层中同时形成一接触窗以及一对准标记(alignment mark)凹槽，其中，该接触窗曝露一下层金属线，接下来在该介电层表面、该接触窗以及该对准标记凹槽内形成一导电层，对该导电层进行一平坦化步骤，并留下一残留物位于该对准标记凹槽内，后续对该介电层进行一氮气等离子体步骤(N2 plasma)，进行一清洗步骤，以移除该对准标记凹槽内的该残留物，以及形成一图案化的磁隧穿结(magnetic tunneling junction,MTJ)膜叠层于该接触窗上。

公开(公告)号：CN117832271A

公开(公告)日：2024-04-05

申请号：CN202311684059.2

申请日：2019-03-11

申请人： 联华电子股份有限公司

发明人： 陈金宏 ,  傅思逸 ,  许智凯 ,  许嘉榕 ,  林毓翔

IPC分类号： H01L29/78 ,  H01L21/336

摘要： 本发明公开一种半导体元件及其制作方法，其中该制作半导体元件的方法为：首先形成一第一半导体层以及一绝缘层于一基底上，然后去除该绝缘层以及该第一半导体层以形成多个开口，形成一第二半导体层于该等开口内，再图案化该第二半导体层、该绝缘层以及该第一半导体层以形成多个鳍状结构。

公开(公告)号：CN113641077B

公开(公告)日：2024-03-19

申请号：CN202010343523.1

申请日：2020-04-27

申请人： 联华电子股份有限公司

发明人： 庞微 ,  封晶 ,  蒋晓宏 ,  戴锦华

IPC分类号： G03F1/76

摘要： 本发明公开一种稳定带隙电压的方法，其主要先提供一第一布局图案对应一第一电压，然后降低第一布局图案的临界线宽以产生一第二布局图案对应一第二电压，接着将第二电压及一目标电压进行比对，再输出第二布局图案至一光掩模，其中第一布局图案以及第二布局图案包含多晶硅电阻图案。

公开(公告)号：CN111435672B

公开(公告)日：2024-03-19

申请号：CN201910030836.9

申请日：2019-01-14

申请人： 联华电子股份有限公司

发明人： 李怡慧 ,  曾奕铭 ,  刘盈成 ,  施易安 ,  王裕平

IPC分类号： H10B61/00 ,  H10N50/10 ,  H10N50/01

摘要： 本发明公开一种磁阻式随机存取记忆体存储器结构及其制作方法，该磁阻式随机存取存储器结构包含一介电层，一接触洞设置于介电层中，一接触插塞填入接触洞并且凸出于介电层，其中接触插塞包含一下部元件和一上部元件，下部元件填入接触洞并且为矩形，上部元件位于接触洞之外，上部元件包含一顶边和一底边，顶边和底边互相平行，底边较顶边接近接触洞，底边大于顶边，以及一磁阻式随机存取存储器位于接触插塞上方并且接触接触插塞。

公开(公告)号：CN117712162A

公开(公告)日：2024-03-15

申请号：CN202211093824.9

申请日：2022-09-08

申请人： 联华电子股份有限公司

发明人： 邱淳雅 ,  傅思逸 ,  陈金宏 ,  邱劲砚 ,  蔡纬撰 ,  林毓翔

IPC分类号： H01L29/78 ,  H01L29/417 ,  H01L23/48 ,  H01L21/768

摘要： 本发明公开一种N型金属氧化物半导体晶体管及其制作方法。NMOS晶体管包含一栅极结构、两个源极/漏极区域、两个非晶部以及一金属硅化物。栅极结构设置于基底上。两个源极/漏极区域设置于基底中且分别位于栅极结构的两侧，其中至少一源极/漏极区域内形成有一差排。两个非晶部分别设置于两个源极/漏极区域内。金属硅化物设置于两个源极/漏极区域上，其中金属硅化物的至少一部分与两个非晶部重叠。