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公开(公告)号：CN113505561B
公开(公告)日：2024-11-05
申请号：CN202110738637.0
申请日：2021-06-30
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F30/394 , G06F30/398
Abstract: 本发明涉及一种软错误感知的FPGA布局布线方法，先完成对FPGA内布线资源发生的软错误的分析与建模；基于对软错误模型的研究，在布局布线过程中引入抗辐射因子，增加布局布线方法的软错误感知能力；针对布局过程中因随机过程和迭代而导致的收敛慢的问题，使用直接过程加强化学习的方法对布局流程进行优化，使布局过程更加智能高效；针对布线速度慢的问题，在新型重布线策略的基础上对不同特征的线网进行递归划分，进而采取不同的并行布线策略完成并行布线过程。该布局布线方法具有软错误感知的能力，可以缓解因FPGA内布线资源发生软错误而对电路性能造成的影响，同时能够在增加系统智能化程度的基础上，降低系统编译时间。
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公开(公告)号：CN118862760A
公开(公告)日：2024-10-29
申请号：CN202410848707.1
申请日：2024-06-27
Applicant: 北京微电子技术研究所 , 北京时代民芯科技有限公司
IPC: G06F30/327 , G06F11/18
Abstract: 一种基于改进KL算法的选择性三模冗余方法，通过对电路节点的软错误敏感度进行分析，通过拓扑准则和改进KL算法将节点分为SEU敏感和SEU不敏感两类，并只对SEU敏感的节点插入三模冗余结构，基于改进KL算法的选择性三模冗余方法可以兼顾抗SEU能力和冗余后硬件开销两方面的考量，相较于全三模冗余方法占用资源多的缺点，选择性三模冗余可以节省大量的额外开销，同时又能达到电路抗单粒子可靠性要求。
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公开(公告)号：CN118826669A
公开(公告)日：2024-10-22
申请号：CN202410860296.8
申请日：2024-06-28
Applicant: 北京微电子技术研究所 , 北京时代民芯科技有限公司
Abstract: 本发明涉及一种应用于高线性度宽带全差分运放的共模反馈电路，包括全差分运算放大器、输出缓冲器、离散共模反馈单元、连续共模反馈单元和共模反馈调节单元，全差分运算放大器的输出信号经过输出缓冲器进行缓冲和隔离，输出信号分别经过连续共模反馈单元和离散共模反馈单元运算得到连续共模反馈信号和离散共模反馈信号，连续共模反馈信号和离散共模反馈信号共同实现对全差分运算放大器电流源负载的反馈调节；输出信号经过共模反馈调节单元得到共模反馈调节信号，实现大信号调节；本发明可快速、准确实现共模信号建立和调节；本发明可以提高全差分运算放大器增益和带宽，提高电路稳定性，能够满足高线性度宽带全差分运放的设计需求。
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公开(公告)号：CN118818682A
公开(公告)日：2024-10-22
申请号：CN202410877251.1
申请日：2024-07-02
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G02B6/42
Abstract: 本发明属于电路封装工艺领域，具体涉及一种基于低透光率绝缘胶抑制光电耦合器光互扰的工艺方法，旨在解决多通道光电耦合器通道间容易造成光互扰的问题。本发明包括：将表贴光电耦合器固定于点胶工装设定位置，并调整显微镜视野正对所述多通道表贴光电耦合器；使绝缘胶附着在内瓷片近腔体侧壁一侧中间；通过拨针进行移动使内瓷片近腔体侧壁的绝缘胶与陶瓷外壳侧壁连接；填涂绝缘胶使内瓷片与陶瓷隔离墙之间的中缝完全遮盖；通过设定的测量电路，对封光表贴光电耦合器进行电流传输比和光互扰的测量。本发明采用工艺方法将结构性系统性的电路设计误差影响降低至最小化，通过极低的成本和简单易行的操作方式极大程度的降低光互扰。
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公开(公告)号：CN118763110A
公开(公告)日：2024-10-11
申请号：CN202410738115.4
申请日：2024-06-07
Applicant: 北京微电子技术研究所 , 北京时代民芯科技有限公司
IPC: H01L29/78 , H01L23/552 , H01L21/336
Abstract: 本发明提供一种抗单粒子栅穿的SiC MOSFET及制备方法，从下到上依次包括：漏极金属化层、N+衬底层、N‑漂移区、电流扩展区、P‑well区、第二N+源区、第二P‑base区、第一P‑base区、第一N+源区、栅氧、多晶硅栅、隔离氧、源极金属化层；所述第一N+源区、第二N+源区、P‑well区与源极金属化层接触；所述第二N+源区将沟槽栅氧的底部、两个拐角、一个侧壁包围；所述第二N+源区被P‑well区、第二P‑base区屏蔽，与电流扩展区、N‑漂移区隔离。本发明有效抑制了高能带电粒子辐射导致的栅氧强电场，极大提高了沟槽型SiC MOSFET的抗单粒子栅穿能力。
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Patent Agency Ranking
公开(公告)号：CN118740888A
公开(公告)日：2024-10-01
申请号：CN202410891909.4
申请日：2024-07-04
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: H04L67/125 , H04L67/60 , H04L69/08 , H04L69/22
Abstract: 本发明属于确定性网络通信技术领域，具体涉及了一种舰载时间敏感网络平台系统控制架构及方法，旨在解决传统船舶电子信息网络多种总线互联、布线复杂的问题。本发明包括：控制系统层，用于接收数据交换层发送的TSN网络运行状态，和接收数据交换层转发的外部感知信息以及终端需求，并发出网络资源管理信息和控制指令；数据交换层，用于实时收集基础终端层的外部感知信息和终端需求；用于执行网络资源管理信息进行网络资源的分配；还用于转发控制指令；基础终端层，用于采集外部感知信息、根据用户需要产生终端需求以及执行控制指令。本发明利用TSN技术，实现了以各种封闭协议为维度的通信体系的互联互通，降低整个通信网络复杂度。
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公开(公告)号：CN118631216A
公开(公告)日：2024-09-10
申请号：CN202410589270.4
申请日：2024-05-13
Applicant: 北京微电子技术研究所 , 北京时代民芯科技有限公司
Abstract: 本发明涉及一种抗单粒子多位翻转的锁存器电路，该锁存器电路包括：时钟控制反相器电路，由时钟信号CK1、CK2控制时钟控制反相器电路的导通或关闭，在导通时将数据信号传输至锁存单元；锁存单元，从时钟控制反相器电路接收数据信号，通过控制时钟信号CK1、CK2进行数据信号的锁存；SEU监控单元，监测锁存单元内部数据敏感节点是否发生单粒子翻转，若被监测锁存单元出现单粒子翻转，则通过片选控制单元将数据通道切换至其他锁存单元；片选控制单元，根据SEU监控单元的监测结果控制锁存单元输出的开启或关闭；反相器电路，对片选控制单元输出的数据信号，或时钟信号进行反相；本发明具有良好的单粒子加固能力，可实现抗单粒子多位翻转。
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公开(公告)号：CN118630028A
公开(公告)日：2024-09-10
申请号：CN202410531021.X
申请日：2024-04-29
Applicant: 北京微电子技术研究所 , 北京时代民芯科技有限公司
IPC: H01L27/146
Abstract: 本发明公开了一种用于大尺寸传感器芯片高平面度粘片结构的制作方法，包括：在芯片粘接区均匀涂抹助焊剂，将定位球放置在芯片粘接区；将限位片按照设计规定位置进行贴装，将定位球与芯片粘接区进行焊接；将焊接后得到的器件进行清洗和烘干，将助焊剂清洗干净，随后剥离限位片；在设计规定位置放置芯片，将芯片四角分别与芯片粘接区粘接，并在施加一定压力P的状态下进行快速固化；沿着芯片任一方向的边缘位置使用胶头进行填胶，直至芯片底部充满胶液；在芯片上方施加一定质量的压块，然后按照所填胶液的工艺说明书进行固化。本发明所述方法能够有效控制大尺寸芯片的粘片平面度，粘片平面度≤20μm，远优于未使用本方法的同类器件。
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公开(公告)号：CN118605677A
公开(公告)日：2024-09-06
申请号：CN202410699731.3
申请日：2024-05-31
Applicant: 北京微电子技术研究所 , 北京时代民芯科技有限公司
IPC: G05F1/567
Abstract: 一种带有分段补偿的高精度带隙基准电路，包括场效应管M1～M13、双极性晶体管Q1～Q3、电阻R1～R2、可修调电阻R3、R4、运算放大器。场效应管M1～M4、运算放大器、电阻R1、双极性晶体管Q1、Q2构成了PTAT电流产生电路；场效应管M5～M13、电阻R2～R4、双极性晶体管Q3构成了分段式补偿CTAT产生电路，其中可修调电阻R3和场效应管M11工作在低温段，可修调电阻R4和场效应管M12～M13工作在高温段，通过对双极性晶体管Q3发射极补充或抽取电流，实现在低温和高温段对基准电压的补偿。本发明通过在高低温段分段补偿的方式，较大程度地提升了基准源的精度，具有结构简单、精度高的特点，适用于高精度的模数转换器设计中。
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公开(公告)号：CN118571936A
公开(公告)日：2024-08-30
申请号：CN202410723612.7
申请日：2024-06-05
Applicant: 北京微电子技术研究所 , 北京时代民芯科技有限公司
Abstract: 本发明涉及一种碳化硅场效应晶体管结构，属于功率半导体技术领域；包括漏极金属电极、N+衬底区、第一N‑漂移区、埋置P区、埋置N+区、埋置多晶硅、隔离介质层、第二N‑漂移区、P‑base区、N+源区、源极金属电极、栅极多晶硅和栅极氧化层；埋置N+区、隔离介质层横向交替设置在第一N‑漂移区与第二N‑漂移区之间，其中埋置N+区作为连接两者的导电通道；“U”型分布的埋置P区位于隔离介质层下方，内部设置有与源极金属电极相连接的埋置多晶硅。本发明结构有效降低了由于高能带电粒子轰击引起的栅极氧化层强电场，大幅提升了碳化硅场效应晶体管的抗单粒子辐射能力。
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