浮点数指数的存内计算方法、设备及存储介质

    公开(公告)号:CN119292992A

    公开(公告)日:2025-01-10

    申请号:CN202411177670.0

    申请日:2024-08-26

    Applicant: 北京大学

    Inventor: 何燕冬 薛畅 杜刚

    Abstract: 本发明涉及存内计算领域,提供一种浮点数指数的存内计算方法、设备及存储介质,该方法应用于浮点数指数的存内计算结构,该结构包括静态随机存取存储器SRAM行、第一延时链和最大值查找与差值生成模块,其中,所述第一延时链由N个存内计算单元CIM串联组成;所述浮点数指数的存内计算方法,通过将输入浮点数指数和权重浮点数指数划分为高低两个部分分别进行最大值查找和差值生成,并在输出脉冲的上升沿和下降沿进行双边沿的指数求和计算,减少了需要存储的数据量和计算单元的数量,不仅可以减少浮点数指数存内计算的电路面积,还可以减少计算时间和计算功耗。

    一种像素结构、即时运动检测图像传感器及方法

    公开(公告)号:CN115332275A

    公开(公告)日:2022-11-11

    申请号:CN202210867722.1

    申请日:2022-07-22

    Applicant: 北京大学

    Inventor: 杜刚 刘力桥 任旭

    Abstract: 本申请提供一种像素结构、即时运动检测图像传感器及方法。其中,像素结构,包括:衬底;形成于所述衬底上的掺杂层;所述掺杂层包括一个P型掺杂阱,以及在所述P型掺杂阱中横向间隔形成的一个复位电极、一个N型背掺杂区和一个P型背掺杂区;所述N型背掺杂区和所述P型掺杂阱构成一个光电二极管,该光电二极管用于感光;形成于所述掺杂层上的埋氧层;形成于所述埋氧层上的有源区;所述有源区包括横向依次设置的第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管。相较于现有技术,本申请能够在像素层面实现预处理,从源头精简图像信息的处理,大大减少数据的传输量与计算量,提高系统的运行效率。

    自热效应测试结构及方法
    23.
    发明授权

    公开(公告)号:CN110346702B

    公开(公告)日:2021-05-04

    申请号:CN201910508070.0

    申请日:2019-06-12

    Applicant: 北京大学

    Abstract: 本发明公开了一种自热效应测试结构,该结构包括:第一待测器件(1)、第二待测器件(2)、第三待测器件(3)、第一传感器(4)、第二传感器(5);所述第一待测器件(1)和所述第二待测器件(2)相对于第一传感器(4)呈镜像布置,所述第二待测器件(2)和所述第三待测器件(3)相对于第二传感器(5)呈镜像布置。本发明的优点在于:本结构极大地减少了自热器件和传感器件之间的热扩散,使得传感器件具备的温度条件更加接近于自加热器件。可同时测量自热器件源端和漏端的自热状况,能够较直接地反映出源漏温度差异。结构利用栅极隧穿电流对温度的敏感性,更快速和准确地获得被测器件的信息,降低了信息采集的时间和成本。

    一种自热效应测试结构及方法

    公开(公告)号:CN110095703B

    公开(公告)日:2020-05-29

    申请号:CN201910294891.9

    申请日:2019-04-12

    Applicant: 北京大学

    Abstract: 本发明公开了一种自热效应测试结构,该结构包括:第一待测器件(1)、第二待测器件(2)、传感器(3);所述第一待测器件(1)和第二待测器件(2)相对于传感器(3)呈镜像布置。本发明的优点在于:(1)支持多类器件的自热效应检测,不受器件制造工艺和器件种类的制约,适用范围广,实用性强,检测效率高。(2)相较于前述其他技术,该结构测试结果更为准确可信。(3)本结构极大地减少了自热器件和传感器件之间的热扩散,使得传感器件具备的温度条件更加接近于自加热器件。结构利用栅极隧穿电流对温度的敏感性,更快速和准确地获得被测器件的信息,降低了信息采集的时间和成本。

    一种UTBB光电探测器像素单元、阵列和方法

    公开(公告)号:CN111063702A

    公开(公告)日:2020-04-24

    申请号:CN201911108333.5

    申请日:2019-11-13

    Applicant: 北京大学

    Abstract: 本申请公开了一种UTBB光电探测器像素单元、阵列和方法,包括:硅膜层、埋氧层、电荷收集层和衬底,所述硅膜层、埋氧层、电荷收集层和和衬底依次从上至下设置;所述硅膜层包括:NMOS管或PMOS管;所述电荷收集层包括电荷收集控制区和电荷聚集区;所述衬底包括:N型衬底或P型衬底。在电荷聚集区周围形成向心电场,光生电荷在向心电场的作用下聚集在相应的像素单元内。向心电场的存在提高了光电转化效率,抑制了像素间串扰,节省了浅槽隔离的面积,减小了尺寸,使其更适合于亚微米像素。

    一种基于压强传感器阵列的人工侧线系统

    公开(公告)号:CN107145105A

    公开(公告)日:2017-09-08

    申请号:CN201710375343.X

    申请日:2017-05-24

    Applicant: 北京大学

    Abstract: 本发明提出了一种基于压强传感器阵列的人工侧线系统,包括:数据存储系统与每个压强传感器数据采集系统相连,用于向一个或多个压强传感器数据采集系统发送数据读取指令;每个压强传感器数据采集系统分别连接多路压强传感器,用于通过IIC通信方式轮流向每个路压强传感器发送数据采集命令,并轮询获取每路压强传感器采集的压强传感器数据,并将压强传感器数据发送至数据存储系统进行保存;数据存储系统将接收到的压强传感器数据发送至分析平台,由分析平台根据压强传感器数据分析水下机器人在不同模态下周围水环境压强信息的变化,从而判断当前运动模态。本发明具有抗干扰、稳定性好、灵敏度高、可拓展、可实时记录等优点。

    静态随机存取存储器及其操作方法

    公开(公告)号:CN106887249A

    公开(公告)日:2017-06-23

    申请号:CN201510931662.5

    申请日:2015-12-15

    Applicant: 北京大学

    Abstract: 本发明公开了一种静态随机存取存储器以及对其进行操作的方法。所述静态随机存取存储器包括:锁存单元,连接在第一节点和第二节点之间;第一传输晶体管,其第一端连接到第一位线,第二端连接到所述第一节点,第一栅极连接到第一字线,第二栅极连接到第二字线;以及第二传输晶体管,其第一端连接到所述第二节点,第二端连接到第二位线,第一栅极连接到第一字线,第二栅极连接到第二字线。所述传输晶体管具有电子导电或空穴导电两种工作模式,可以通过调节第一字线和第二字线的电平选择所述传输晶体管电子导电或空穴导电的工作模式,并且控制所述传输晶体管在相应工作模式中导通或断开的状态。所述传输晶体管导通时驱动能力可调,断开时泄漏电流很低,从而降低锁存单元保持数据时的功耗。

    用于测量大规模阵列器件特性的电路

    公开(公告)号:CN102680884B

    公开(公告)日:2014-07-30

    申请号:CN201210156922.2

    申请日:2012-05-18

    Applicant: 北京大学

    Inventor: 杜刚 蔡帅 刘晓彦

    Abstract: 本发明公开了一种用于测量大规模阵列器件特性的电路,涉及微电子半导体技术领域,所述电路包括:待测器件阵列、用于选择所述待测器件阵列中每个待测单元的选中逻辑模块、电平转换模块以及电学参数测量模块,所述电平转换模块用于将外部电压源加在待测器件阵列中所有待测单元上,从而控制所述待测单元的栅极电压;所述电学参数测量模块,用于测量所述待测器件阵列中所有待测单元分别在不同漏极电压和栅极电压下的直流电学特性。本发明通过设置电学参数测量模块,实现了在不大幅增加电路的复杂度的前提下,一次选中一个器件进行直流电学特性的测量,另外,在不改变电路结构的前提下,同时适用于NMOS和PMOS阵列的测量。

    用于测量大规模阵列器件统计涨落的电路

    公开(公告)号:CN103185842A

    公开(公告)日:2013-07-03

    申请号:CN201110452057.1

    申请日:2011-12-29

    Applicant: 北京大学

    Abstract: 本发明公开了一种用于测量大规模阵列器件统计涨落的电路,涉及微电子半导体技术领域,所述电路包括:待测器件阵列、用于选择所述待测器件阵列中每个待测单元的选中逻辑模块、以及电学参数测量模块,所述电学参数测量模块,用于测量所述待测器件阵列中所有待测单元分别在不同漏极电压和栅极电压下的直流电学特性。本发明通过设置电学参数测量模块,实现了在不大幅增加电路的复杂度的前提下,一次选中一个器件进行测量,以提高统计涨落的精确度。

    含有复合漂移区的SOILDMOS器件

    公开(公告)号:CN102446967A

    公开(公告)日:2012-05-09

    申请号:CN201010504004.5

    申请日:2010-09-30

    Applicant: 北京大学

    Abstract: 本发明公开了一种含有复合漂移区的SOI LDMOS器件,所述器件从上至下依次包括栅氧层、顶层硅、埋氧层以及底层硅,其中所述顶层硅中含有复合漂移区,所述复合漂移区包含第一漂移区和第二漂移区,其中第一漂移区邻接沟道区且被第二漂移区包围。本发明通过采用复合漂移区,降低了漂移区靠近沟道一端的最大电场值,提高了击穿电压值,同时由于第一漂移区的厚度小于顶层硅的厚度,减少了第一漂移区带来的开态电阻的增加值,提高了开态导通特性。

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