-
公开(公告)号：CN116288185A
公开(公告)日：2023-06-23
申请号：CN202310173451.4
申请日：2023-02-28
Applicant: 北京超弦存储器研究院 , 中国科学院微电子研究所
Abstract: 本申请实施例提供了一种模具、纳米线、制备方法及晶体管，涉及半导体器件技术领域，以解决目前纳米线制备方法的无法适用于所有材料，具有一定的局限性，存在制备过程复杂，制备难度较高，制备方法通用性较差的问题。所述模具包括：模具本体，所述模具本体包括至少一个条状的凹槽；其中，在垂直于所述凹槽长度延伸方向上的所述凹槽的内径小于或等于100纳米。通过上述凹槽可以制备横向尺寸为纳米级的条状物体，可以通过同一个模具多次制备同种规格的条状物体，通过改变凹槽沿凹槽长度延伸方向上的截面形状和/或垂直于凹槽长度延伸方向上的截面形状，改变凹槽的制备规格，从而可以提高模具的实用性，降低物体的制备难度，提高物体的制备速率。
-
公开(公告)号：CN116230746A
公开(公告)日：2023-06-06
申请号：CN202310185144.8
申请日：2023-03-01
Applicant: 北京超弦存储器研究院 , 中国科学院微电子研究所
IPC: H01L29/10 , H01L29/417 , H01L29/423 , H01L21/336 , H01L29/78
Abstract: 本申请实施例提供了一种晶体管及其制备方法，涉及半导体器件技术领域，以解决目前的晶体管在小型化过程中，通过缩短沟道长度缩小晶体管的体积会导致短沟道效应，影响晶体管的性能的问题。该晶体管包括：衬底层；第一电极，所述第一电极设置于所述衬底层的一侧；第二电极，所述第二电极设置于所述第一电极远离所述衬底层的一侧；第一绝缘层，所述第一绝缘层设置于所述第一电极和所述第二电极之间；有源层，所述有源层贯穿于所述第一绝缘层，且所述有源层与所述第一电极和所述第二电极电连接。
-
公开(公告)号：CN116169176A
公开(公告)日：2023-05-26
申请号：CN202310263884.9
申请日：2023-03-17
Applicant: 北京超弦存储器研究院 , 中国科学院微电子研究所
IPC: H01L29/78 , H01L21/336 , H01L29/423 , H01L29/51
Abstract: 本申请实施例提供了一种晶体管、制备方法及功率门控电路，涉及半导体技术领域，以解决目前的晶体管在膜层制备过程中容易造成栅绝缘层的表面与空气接触，从而导致在有源层生长的过程中造成沟道区域的界面态缺陷，使得晶体管的亚阈值摆幅增大，影响晶体管的开关性能的问题。该晶体管，包括：第一绝缘层；第二绝缘层，所述第二绝缘层设置于所述第一绝缘层的一侧；有源层，设置于所述第二绝缘层远离所述第一绝缘层的一侧，其中，所述有源层与所述第二绝缘层是通过相同的设备制备得到的。可以在第一绝缘层保证绝缘效果的情况下，统一有源层和第二绝缘层的制备方式，保证第二绝缘层的表面不与外部环境相接触，进而提高绝缘层与有源层之间的界面态水平。
-
公开(公告)号：CN116110458A
公开(公告)日：2023-05-12
申请号：CN202310193743.4
申请日：2023-02-28
Applicant: 北京超弦存储器研究院 , 中国科学院微电子研究所
IPC: G11C11/418 , G11C11/419 , G11C7/12 , G11C8/08 , G11C8/14 , G11C7/18
Abstract: 本申请实施例提供了一种SRAM存储单元电路及SRAM存储器，包括第一晶体管，第一晶体管的源极接地，第二晶体管，第二晶体管的源极接地，第三晶体管，第三晶体管的源极与第一晶体管的漏极电连接，第三晶体管的源极与第二晶体管的栅极电连接，第四晶体管，第四晶体管的源极与第二晶体管的漏极电连接，第四晶体管的源极与第一晶体管的栅极电连接，分压单元，包括电阻，第一输出端和第二输出端，第一输出端与第二晶体管的栅极电连接，第二输出端与第一晶体管的栅极电连接，电阻用于上拉电平和分压。通过设置电阻构成的分压单元代替传统负载型SRAM存储单元中的P型晶体管，降低了SRAM存储单元的制作成本，并且为SRAM存储单元在垂直方向的扩展提供了可能性。
-
公开(公告)号：CN119920776A
公开(公告)日：2025-05-02
申请号：CN202411972378.8
申请日：2024-12-30
Applicant: 北京超弦存储器研究院 , 中国科学院微电子研究所
IPC: H01L23/367 , H01L23/373 , H01L23/48 , H10B12/00 , H10B80/00
Abstract: 本发明涉及层叠半导体技术领域，尤其是涉及一种三维动态随机存取存储器。三维动态随机存取存储器包括衬底、3D DRAM器件和散热部件；所述3D DRAM器件设置在衬底上，所述散热部件设置在3D DRAM器件的上表面；所述衬底上设置有贯穿衬底上下表面的导热结构，导热结构的一端与3D DRAM器件的连接，另一端与散热部件连接。3D DRAM中，由于多层芯片堆叠，热量在垂直方向上累积，使得底部芯片的散热负担加重，通过在衬底上设置导热结构，可以将底部芯片上热量传到至散热部件上进行散热，由此，提高了芯片的散热效率。
-
Patent Agency Ranking
公开(公告)号：CN118368892A
公开(公告)日：2024-07-19
申请号：CN202410366126.4
申请日：2024-03-28
Applicant: 北京超弦存储器研究院 , 中国科学院微电子研究所
Abstract: 本公开提供了一种存储单元、存储器及存储器的控制方法，存储单元包括：基板、温度传感器层、绝缘层和存储结构层；温度传感器层至少包括由下至上依次堆叠的下电极层、介质层和上电极层，存储结构层至少包括晶体管结构和电容结构，上电极层在基板上的正投影与电容结构在基板上的正投影之间至少部分重合，以使电容结构的环境温度经由上电极层作用至介质层，改变介质层的电阻特性。本公开通过对存储单元的结构进行调整，在存储结构下方集成温度传感器层，利用温度传感器层中上电极层对温度的传递，使介质层的电阻特性随温度变化，实现针对当前存储结构的环境温度感测，使基于环境温度所实现的自刷新率得到有针对性的调节。
-
公开(公告)号：CN116190430A
公开(公告)日：2023-05-30
申请号：CN202310212561.7
申请日：2023-02-28
Applicant: 北京超弦存储器研究院 , 中国科学院微电子研究所
IPC: H01L29/423 , H01L29/417 , H01L29/06 , H01L29/78
Abstract: 本申请实施例提供了一种晶体管及存储器，涉及半导体器件技术领域，以解决目前的平铺层级结构晶体管的体积通常较大，难以适应电子器件小型化的需求的问题。晶体管，包括：第一栅极，所述第一栅极为柱状；第一绝缘层，所述第一绝缘层设置于所述第一栅极长度延伸方向上的周侧；有源层，所述第一绝缘层设置于所述第一栅极与所述有源层之间；源极，所述源极设置于所述有源层远离所述第一栅极的一侧；漏极，所述漏极设置于所述有源层远离所述第一栅极的一侧，所述源极与所述漏极在所述有源层上的正投影相离，且所述源极和所述漏极均与所述有源层连接。
-
公开(公告)号：CN116110453A
公开(公告)日：2023-05-12
申请号：CN202310192040.X
申请日：2023-02-24
Applicant: 北京超弦存储器研究院 , 中国科学院微电子研究所
IPC: G11C11/4096 , G11C11/4094
Abstract: 本申请实施例提供了一种DRAM存储单元电路及DRAM存储器，通过设置读取控制组件和存储组件，存储组件包括第一晶体管，该第一晶体管的栅极用于存储数据，该存储数据由写入位线输入，通过不利用独立电容存储数据的设计方法，相比传统的存储电路单元具有更高的集成密度，极大节省传统技术中独立电容所带来的面积消耗，上述第一晶体管的漏极与上述读取控制组件电连接，在上述DRAM存储单元读取数据的情况下，通过上述读取控制组件的设置隔离了因上述读取存入位线电平变化产生的电势差，避免了使上述第一晶体管的栅极产生电势差，阻止了栅极内存储数据的因电势差产生的流失，相比于传统的存储单元设计，提供了更好的电荷隔离效果。
-
公开(公告)号：CN119920777A
公开(公告)日：2025-05-02
申请号：CN202411972381.X
申请日：2024-12-30
Applicant: 北京超弦存储器研究院 , 中国科学院微电子研究所
IPC: H01L23/367 , H01L23/46 , H10B80/00 , H10B12/00
Abstract: 本发明涉及层叠半导体技术领域，尤其是涉及一种散热结构及采用其的3D DRAM三维堆叠芯片。散热结构包括衬底和散热部件；所述衬底上设置有散热通道，所述散热部件的部分结构与散热通道的开口端接触；所述衬底和散热部件设置有封装空间。由于多层芯片堆叠，热量在垂直方向上累积，使得底部芯片的散热负担加重，本申请中通过在衬底上设置散热通道，底部芯片的热量可以通过散热通道传递至散热散热部件进行散热，由此，提高了芯片的散热效率。
-
公开(公告)号：CN119815898A
公开(公告)日：2025-04-11
申请号：CN202411890060.5
申请日：2024-12-20
Applicant: 北京超弦存储器研究院 , 中国科学院微电子研究所
Abstract: 本发明涉及半导体器件制备技术领域，公开了一种双层堆叠氧化物半导体器件制造方法及半导体器件，方法包括在硅衬底上形成底栅叠层并淀积第一栅介质层；在第一栅介质层上依次生长并图形化第一氧化物层和第一源漏金属层；在第一源漏金属层上沉积介质层并对介质层进行刻蚀形成通孔，在通孔内对源极金属进行沉积与光刻形成下层器件；对下层器件进行退火优化后沉积第二栅介质层，在第二栅介质层上依次生长并图形化第二氧化物层和第二源漏金属层，形成双层堆叠氧化物半导体器件。上述方法能够改善下层器件的亚阈值摆幅，提升性能并增强阈值电压稳定性，制造方法简单，成本低，具有较为广泛的应用范围。
-
-
-
-
-
-
-
-
-
Search Results
611
records
(took 0.149 seconds)
