公开(公告)号：CN118366512A

公开(公告)日：2024-07-19

申请号：CN202410339056.3

申请日：2024-03-22

申请人： 北京超弦存储器研究院 ,  中国科学院微电子研究所

发明人： 许高博 ,  罗杰 ,  殷华湘 ,  杨延宇 ,  颜刚平 ,  牛楚乔 ,  包运娇

IPC分类号： G11C11/4091 ,  G11C11/4096 ,  G11C11/4094 ,  G11C11/408

摘要： 本申请公开了一种动态随机存取存储器的存储单元、阵列、存储器及设备。该存储单元包括写字线、写位线、写晶体管、读字线、读位线和读晶体管；读晶体管包括多层沟道，每一层沟道的材料各不相同；写晶体管的栅极连接写字线，写晶体管的第一极连接写位线，写晶体管的第二极连接读晶体管的栅极；写晶体管的第一极和第二极分别为写晶体管的源极和漏极中的一个；读晶体管的第一极连接读位线，读晶体管的第二极连接读字线；读晶体管的第一极和第二极分别为读晶体管的源极和漏极中的一个。本申请的存储单元，读晶体管包括多层沟道，每一层沟道的材料各不相同，该读晶体管能够形成在不同电压区间下的不同电流区间，能够实现单一存储节点的多位信息存储。

公开(公告)号：CN116190455A

公开(公告)日：2023-05-30

申请号：CN202310244548.X

申请日：2023-03-14

申请人： 北京超弦存储器研究院 ,  中国科学院微电子研究所

发明人： 许高博 ,  颜刚平 ,  杨尚博 ,  宋智雨 ,  殷华湘 ,  王桂磊 ,  赵超

IPC分类号： H01L29/786 ,  H01L21/336 ,  H01L29/423

摘要： 本发明提出一种背栅氧化物半导体器件及其制备方法，采用自然氧化方法形成源漏电极的自然氧化层，实现了源极、漏极与金属钝化层的电学隔离，不再需要在源漏极与钝化层间设置offset，具备尺寸微缩潜力；同时，由于不再需要在源漏极与钝化层间设置offset，金属钝化层可以覆盖OS沟道的全部上表面，从而可以夺取更多OS材料中的氧，OS沟道中产生大量的氧空位，使得其与源极、漏极接触区域载流子浓度升高，因此具备优异的载流子迁移率。

公开(公告)号：CN118431295A

公开(公告)日：2024-08-02

申请号：CN202410356163.7

申请日：2024-03-27

申请人： 北京超弦存储器研究院 ,  中国科学院微电子研究所

发明人： 卢宇鹏 ,  许高博 ,  殷华湘 ,  颜刚平 ,  孙朋 ,  杨延宇 ,  罗杰 ,  包运娇

IPC分类号： H01L29/786 ,  H01L21/336

摘要： 本发明公开一种半导体器件及其制作方法、电子设备，涉及半导体技术领域，以解决现有技术中传统平面OS‑TFT器件存在载流子迁移率较低，漏电增加等问题。该半导体器件包括：栅堆叠层、沟道、源区和漏区，所述沟道覆盖所述栅堆叠层，所述源区和所述漏区位于所述沟道的两侧，并覆盖部分沟道远离栅堆叠层一侧的表面，所述源区和所述漏区位于所述沟道表面部分图形化为指状结构，所述源区的指状结构与所述漏区的指状结构呈相对插指结构。半导体器件的制作方法包括上述技术方案所提的半导体器件。本发明提供的半导体器件用于降低电容器金属配线之间的寄生电容。

公开(公告)号：CN116387159A

公开(公告)日：2023-07-04

申请号：CN202310262826.4

申请日：2023-03-14

申请人： 北京超弦存储器研究院 ,  中国科学院微电子研究所

发明人： 许高博 ,  颜刚平 ,  宋智雨 ,  杨尚博 ,  殷华湘 ,  王桂磊 ,  赵超

IPC分类号： H01L21/336 ,  H01L29/786

摘要： 本发明涉及一种背栅氧化物半导体器件采用低温、低压引发的氢自掺杂效应的退火方法，将背栅氧化物半导体器件置于低压、低温的氧气氛围中进行退火；其中，退火温度为200‑350℃，退火气体压强为0.5‑10mbar，氧气在源漏电极的遮蔽下自对准地修复所述背栅氧化物半导体器件的沟道、栅介质层界面中的缺陷。本发明采用低温低压氧气退火能够优化器件关态漏电的同时，利用氢自掺杂效应提升了器件的载流子迁移率与开态电流；同时该优化方法是一种自对准工艺，能分别优化沟道区域和源漏区域的接触电阻。

公开(公告)号：CN115985915A

公开(公告)日：2023-04-18

申请号：CN202211484334.1

申请日：2022-11-24

申请人： 北京超弦存储器研究院 ,  中国科学院微电子研究所

发明人： 宋智雨 ,  许高博 ,  颜刚平 ,  杨尚博 ,  殷华湘 ,  罗军

IPC分类号： H01L27/12 ,  H01L21/77

摘要： 本发明涉及一种垂直围栅薄膜晶体管及其制备方法，一种垂直围栅薄膜晶体管，自下往上依次包括：衬底；隔离层，其设置在衬底上；源极层，其设置到隔离层上；环状薄膜沟道，其垂直设置在源极层上；漏极层，其设置在筒状薄膜沟道上部；垂直围栅，其填充环状薄膜沟道的内部以及覆盖所述环状沟道的侧壁。本发明使用金属侧墙作为牺牲层，起到刻蚀过程中保护下层薄膜以及沟道释放的牺牲层作用，半导体侧墙作为沟道，通过将牺牲层腐蚀掉，使得片状或柱状半导体侧墙沟道立于上下的源漏金属之间，再填充栅介质和栅金属实现全包围栅结构，并且沟道是垂直方向的，且沟道的制备工艺也无需外延，使用PVD、CVD或者ALD即可。

公开(公告)号：CN115768109A

公开(公告)日：2023-03-07

申请号：CN202211335668.2

申请日：2022-10-28

申请人： 北京超弦存储器研究院 ,  中国科学院微电子研究所

发明人： 宋智雨 ,  许高博 ,  颜刚平 ,  杨尚博 ,  殷华湘 ,  罗军

IPC分类号： H10B12/00

摘要： 本发明涉及一种垂直环栅的晶体管、无电容存储器结构及其制备方法。无电容存储器结构自下而上包括：衬底；隔离层；读取位线层；设置在读取位线层上表面的柱状第一堆叠结构，其由第一沟道层、读取字线层和第一硬掩模层堆叠而成；第一栅介质层，其包围设置在第一堆叠结构的侧表面、上表面及读取位线层的上表面；覆盖第一栅介质层表面的第一栅极层；设置在第一栅极层上表面的柱状第二堆叠结构，其由第二沟道层、写入位线层和第二硬掩模层自下而上依次堆叠而成；第二栅介质层，其包围设置在第二堆叠结构的侧表面、上表面及第一栅极层的上表面；以及第二栅极层。本发明解决了沟道水平设置导致集成密度低的问题，同时还增强了栅极对导电沟道的控制能力。

公开(公告)号：CN116312684A

公开(公告)日：2023-06-23

申请号：CN202310234241.1

申请日：2023-03-06

申请人： 北京超弦存储器研究院 ,  中国科学院微电子研究所

发明人： 殷华湘 ,  罗杰 ,  许高博 ,  宋智雨

IPC分类号： G11C11/408 ,  G11C11/409 ,  G11C11/4074 ,  G11C11/4094 ,  G11C11/402

摘要： 本发明涉及一种无电容多位存储的DRAM存储单元、多位存储方法、电子设备，所述DRAM存储单元包括写入晶体管和n个读取晶体管，n≥2；n个读取晶体管的阈值电压互不相同，所述n个读取晶体管的第二栅极并联耦合至所述第一源极；每个读取晶体管包括：第二氧化物半导体沟道；第二漏极，分别耦合至不同的第二位线；以及第二源极，分别耦合至不同的第二字线。本发明通过在存储节点处引入多个栅极并联的读取晶体管，使存储节点可以实现多位信息存储。

公开(公告)号：CN118888585A

公开(公告)日：2024-11-01

申请号：CN202410814335.0

申请日：2024-06-21

申请人： 中国科学院微电子研究所

发明人： 张青竹 ,  张渼菏 ,  李恋恋 ,  王兴华 ,  曹磊 ,  李庆坤 ,  桑冠荞 ,  蒋任婕 ,  王鹏 ,  殷华湘

IPC分类号： H01L29/78 ,  H01L29/06 ,  B82Y30/00 ,  B82Y40/00 ,  H01L29/41 ,  H01L21/336

摘要： 本申请公开了一种堆叠纳米片环绕栅极场效应晶体管及其制备方法。该堆叠纳米片环绕栅极场效应晶体管，包括：衬底；位于所述衬底上的第一源漏极和第二源漏极；栅极，位于所述衬底上，位于所述第一源漏极和所述第二源漏极之间，且与所述第一源漏极和所述第二源漏极之间均形成有一空气侧墙；多个硅材料纳米片层，互相间隔地设置于所述栅极中，每一所述硅材料纳米片层分别连接所述第一源漏极和所述第二源漏极，每一所述硅材料纳米片层平行于所述衬底的上表面。本申请实施例的堆叠纳米片环绕栅极场效应晶体管，结构简单，寄生电容较小，工作速率较高。

公开(公告)号：CN115295416B

公开(公告)日：2024-10-01

申请号：CN202210809638.4

申请日：2022-07-11

申请人： 中国科学院微电子研究所 ,  北方集成电路技术创新中心(北京)有限公司

发明人： 殷华湘 ,  张青竹 ,  姚佳欣 ,  曹磊

IPC分类号： H01L21/336 ,  H01L29/78 ,  H01L29/06 ,  B82Y40/00

摘要： 本发明涉及一种抑制沟道漏电的堆叠纳米片CMOS GAA‑FET中的制备方法，通过在衬底上表面分别通过沉积掺杂薄膜，在PMOS与NMOS区域分别形成N型介质掺杂区和P型介质掺杂区；在后继CMOS GAA‑FET集成制造工艺中，通过P型和N型掺杂氧化物有选择性的进行GP扩散掺杂以抑制GAA‑FET中亚fin(sub‑fin)寄生沟道漏电的制造方法。该制造方法从而可以形成表面高浓度的余误差掺杂分布，并且抑制常规GP高能量离子注入所带来的表面损伤和颗粒沾污。

公开(公告)号：CN118366993A

公开(公告)日：2024-07-19

申请号：CN202410479444.1

申请日：2024-04-19

申请人： 中国科学院微电子研究所

发明人： 姚佳欣 ,  魏延钊 ,  王宇 ,  张青竹 ,  殷华湘

IPC分类号： H01L27/092 ,  H01L29/51 ,  H01L21/8238 ,  B82Y10/00 ,  B82Y30/00 ,  B82Y40/00

摘要： 本申请提供一种堆叠纳米片环栅场效应晶体管及其制造方法，衬底具有多个第一掺杂区域和多个第二掺杂区域，第一掺杂区域上方具有堆叠的多个第一半导体层，第二掺杂区域上方具有堆叠的多个第二半导体层；在多个第一半导体层之间，以及多个第二介质层之间，具有依次包围的界面氧化层、隔离层、第一高k介质层、第二高k介质层和金属栅，位于第一目标区域内的第一高k介质层的第一厚度，与位于第二目标区域内的第一高k介质层的第二厚度不同。实现CMOS器件多阈值与单种器件多阈值，另外，第一高k介质层和第二高k介质层位于隔离层的外侧，能够降低阈值电压的调整范围，从而能够更加精细的调整阈值电压变化，实现对阈值电压的精确调整。