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公开(公告)号：CN114566464A
公开(公告)日：2022-05-31
申请号：CN202210060103.1
申请日：2022-01-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 本公开涉及半导体器件及其制造方法。一种方法包括：穿过半导体衬底的第一表面对区域进行掺杂；在半导体衬底内形成多个掺杂结构，其中，多个掺杂结构中的每一个都沿着垂直方向延伸并且与掺杂区域接触；在第一表面之上形成多个晶体管，其中，晶体管中的每一个包括一个或多个源极/漏极结构，该一个或多个源极/漏极结构通过掺杂结构中的相应一个电耦合到掺杂区域；在第一表面之上形成多个互连结构，其中，互连结构中的每一个电耦合到晶体管中的至少一个；以及基于通过半导体衬底的第二表面检测在掺杂区域上存在的信号，测试互连结构和晶体管之间的电连接，第二表面与第一表面相反。
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公开(公告)号：CN113937089A
公开(公告)日：2022-01-14
申请号：CN202110194397.2
申请日：2021-02-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/538 , H01L21/768
Abstract: 公开了集成电路。该集成电路包含导电轨、信号轨、至少一个第一通孔以及至少一个第一导电部。该至少一个第一通孔设置在第一导电层与第二导电层之间，并且将信号轨的第一信号轨耦合至导电轨的至少一个。该第一信号轨配置为将供应信号传输通过至少一个第一通孔和导电轨的至少一个到达集成电路的至少一个元件。该至少一个第一导电部设置在第一导电层与第二导电层之间。该至少一个第一导电部耦合至导电轨的至少一个并且与第一信号轨分离。本发明的实施例还涉及形成集成电路的方法。
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公开(公告)号：CN113594150A
公开(公告)日：2021-11-02
申请号：CN202110473484.1
申请日：2021-04-29
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种IC封装件，包括：第一管芯，包括正面和背面，正面包括第一信号路由结构，背面包括第一配电结构；第二管芯，包括正面和背面，正面包括第二信号路由结构，背面包括第二配电结构。IC封装件包括第三配电结构，位于第一配电结构和第二配电结构之间，并且电连接至第一配电结构和第二配电结构中的每一个。本申请的实施例提供了IC封装件及其形成方法以及在IC封装件中分配电源的方法。
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公开(公告)号：CN113380792A
公开(公告)日：2021-09-10
申请号：CN202011291470.X
申请日：2020-11-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L27/092 , H01L21/8234 , H01L21/8238
Abstract: 器件包括第一晶体管、第二晶体管和接触件。第一晶体管包括第一源极/漏极、第二源极/漏极以及位于第一源极/漏极和第二源极/漏极之间的第一栅极。第二晶体管包括第三源极/漏极、第四源极/漏极以及位于第三源极/漏极和第四源极/漏极之间的第二栅极。接触件覆盖第一晶体管的第一源极/漏极和第二晶体管的第三源极/漏极。接触件电连接至第一晶体管的第一源极/漏极，并且与第二晶体管的第三源极/漏极电隔离。本发明的实施例还涉及半导体器件及其制造方法。
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公开(公告)号：CN112446187A
公开(公告)日：2021-03-05
申请号：CN202010818421.0
申请日：2020-08-14
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392 , G06F30/394 , G06F30/396 , H01L27/02
Abstract: 一种生成集成电路布局图的方法包括在单元区域中布局第一导电特征布局图案。第一导电特征布局图案在第一方向上延伸，且单元区域具有在第二方向上延伸的相对第一及第二单元边界。在单元区域中，布局第二导电特征布局图案在第一方向上延伸。交替地布局第一及第二导电特征布局图案。在单元区域的第一单元边界上及第一导电特征布局图案的端部上，布局第一切割特征布局图案。第一切割特征布局图案中的一个在第一方向上偏移了第一切割特征布局图案中的另一个。生成包含第一、第二导电特征布局图案及第一切割特征布局图案的集成电路布局图。
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Patent Agency Ranking
公开(公告)号：CN112242348A
公开(公告)日：2021-01-19
申请号：CN202010589144.0
申请日：2020-06-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
Abstract: 在此说明任意切割图案化的方法及其装置。第一金属线与第二金属线形成于基材的单元中且于垂直方向延伸。第三金属线及第四金属线形成于基材中且分别垂直于第一金属线及第二金属线。使用第一图案化技术形成第一圆形区域在第一金属线的一端，且使用第一图案化技术形成第二圆形区域在第二金属线的一端。使用第二图案化技术侧向延伸第一圆形区域，以形成第三金属线，且使用第二图案技化术侧向延伸第二圆形区域，以形成第四金属线。
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公开(公告)号：CN111816656A
公开(公告)日：2020-10-23
申请号：CN202010279513.6
申请日：2020-04-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238 , H01L27/02
Abstract: 一种IC器件包括：栅极结构，包括与栅电极横向相邻的隔离层；晶体管，包括第一S/D结构、第二S/D结构，以及延伸穿过栅电极的沟道；第三S/D结构，位于第一S/D结构上面；第四S/D结构，位于第二S/D结构上面；以及导电结构，位于隔离层上面并且被配置为将第三S/D结构电连接至第四S/D结构。本发明的实施例还涉及形成IC器件的方法和生成IC布局图的方法。
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公开(公告)号：CN111199915A
公开(公告)日：2020-05-26
申请号：CN201911055942.9
申请日：2019-10-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , G06F30/367
Abstract: 一种制造半导体元件的方法包括以下操作：定义具有第一金属图案间距(MX-1P)的第一金属图案(MX-1)；在第一金属图案之上沉积绝缘层；在绝缘层上定义具有多个基础位置的基础栅格，此些基础位置具有coreX间距(CoreXP)；移除绝缘层的预定部分以形成穿过预定组基础位置的多个基础开口；以及使用定向蚀刻(DrE)延伸基础开口以形成扩展基础开口，该等扩展基础开口用以形成下一金属层MX图案。
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公开(公告)号：CN107452732B
公开(公告)日：2020-05-22
申请号：CN201710301516.3
申请日：2017-05-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L23/535
Abstract: 本发明涉及集成芯片，该集成芯片使用金属带以通过将中间制程(MEOL)层耦合至电源轨来提高性能并且减少电迁移。在一些实施例中，集成芯片包括具有多个源极/漏极区域的有源区。有源区接触在第一方向上延伸的MEOL结构。在MEOL结构上方的位置处，第一金属引线在与第一方向垂直的第二方向上延伸。在第一方向上延伸的金属带布置在第一金属引线上方。金属带配置为将第一金属线连接至在第二方向上延伸的电源轨(如，该电源轨可以具有供电电压或接地电压)。通过以金属带的方式将MEOL结构连接至电源轨，可以降低寄生电容和电迁移。本发明还提供了集成芯片的形成方法。
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公开(公告)号：CN110991139A
公开(公告)日：2020-04-10
申请号：CN201910931515.6
申请日：2019-09-29
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392 , H01L27/02
Abstract: 方法(制造半导体器件的)包括，对于存储在非暂时性计算机可读介质上的布局图，生成该布局图包括：选择布局图中的候选图案，候选图案是M_2nd层级中的第一导电图案(第一M_2nd图案)或M_1st层级中的第一导电图案(第一M_1st图案)；确定候选图案满足一个或多个标准；并且改变候选图案的尺寸，从而修改布局图。本发明的实施例还涉及制造半导体器件的方法和用于制造半导体器件的系统。
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