用于性能增强的伪MOL去除

    公开(公告)号:CN107393919B

    公开(公告)日:2021-03-16

    申请号:CN201710312147.8

    申请日:2017-05-05

    Abstract: 本公开实施例涉及一种形成集成芯片的方法和相关形成方法,该集成芯片具有以不规则间距设置的中段制程(MOL)结构。在一些实施例中,集成芯片具有带有多个源极/漏极区的阱区。多个栅极结构以规则的间距设置在阱区上方。多个中段制程(MOL)结构横向交错在多个栅极结构的一些之间且以不规则间距设置在阱区上方,该不规则间距具有大于规则间距的第一间距。由于MOL结构具有带有大于规则间距的第一间距的不规则间距,多个栅极结构的一个或多个通过减少寄生电容的空间与最近的栅极或MOL结构间隔开。本发明实施例涉及用于性能增强的伪MOL去除。

    用以使用二次曝光界定多个层图案的方法

    公开(公告)号:CN106468859B

    公开(公告)日:2020-09-11

    申请号:CN201510859496.2

    申请日:2015-11-30

    Abstract: 本发明提供用以使用二次曝光界定多个层图案的方法,包含在衬底上方形成第一光致抗蚀剂层,保护层材料沉积于第一光致抗蚀剂层上方以形成保护层。在保护层上方形成第二光致抗蚀剂层。通过第一掩模执行第一光刻曝光过程,以曝光第一光致抗蚀剂层及第二光致抗蚀剂层并且形成底部潜在图案。通过第二掩模执行第二光刻曝光过程,以曝光第一光致抗蚀剂层及第二光致抗蚀剂层并且形成顶部潜在图案,其中顶部潜在图案与底部潜在图案至少部分地重叠。显影第一光致抗蚀剂层及第二光致抗蚀剂层以及保护层,以形成分别来自底部潜在图案及顶部潜在图案的第一主要特征及第二主要特征及保护层中的与第二主要特征垂直对准的开口。

    半导体器件制造工艺中改善临界尺寸均匀性的方法

    公开(公告)号:CN107452601A

    公开(公告)日:2017-12-08

    申请号:CN201710315517.3

    申请日:2017-05-08

    Abstract: 描述了图案化器件层的示例性方法,包括图案化保护层和在第一图案化层中形成第一开口以暴露出保护层的第一部分和硬掩模层的第一部分的操作,然后保护层的第一部分和硬掩模层的第一部分暴露于第一蚀刻以在硬掩模层的第一部分中形成第一开口。在第二图案化层中形成第二开口以暴露出保护层的第二部分和硬掩模层的第二部分。保护层的第二部分和硬掩模层的第二部分暴露于蚀刻以在硬掩模层的第二部分中形成第二开口。然后,穿过第一开口和第二开口蚀刻器件层的暴露部分。本发明实施例涉及半导体器件制造工艺中改善临界尺寸均匀性的方法。

    用于性能增强的伪MOL去除

    公开(公告)号:CN107393919A

    公开(公告)日:2017-11-24

    申请号:CN201710312147.8

    申请日:2017-05-05

    Abstract: 本公开实施例涉及一种形成集成芯片的方法和相关形成方法,该集成芯片具有以不规则间距设置的中段制程(MOL)结构。在一些实施例中,集成芯片具有带有多个源极/漏极区的阱区。多个栅极结构以规则的间距设置在阱区上方。多个中段制程(MOL)结构横向交错在多个栅极结构的一些之间且以不规则间距设置在阱区上方,该不规则间距具有大于规则间距的第一间距。由于MOL结构具有带有大于规则间距的第一间距的不规则间距,多个栅极结构的一个或多个通过减少寄生电容的空间与最近的栅极或MOL结构间隔开。本发明实施例涉及用于性能增强的伪MOL去除。

    用以使用二次曝光界定多个层图案的方法

    公开(公告)号:CN106468859A

    公开(公告)日:2017-03-01

    申请号:CN201510859496.2

    申请日:2015-11-30

    Abstract: 本发明提供用以使用二次曝光界定多个层图案的方法,包含在衬底上方形成第一光致抗蚀剂层,保护层材料沉积于第一光致抗蚀剂层上方以形成保护层。在保护层上方形成第二光致抗蚀剂层。通过第一掩模执行第一光刻曝光过程,以曝光第一光致抗蚀剂层及第二光致抗蚀剂层并且形成底部潜在图案。通过第二掩模执行第二光刻曝光过程,以曝光第一光致抗蚀剂层及第二光致抗蚀剂层并且形成顶部潜在图案,其中顶部潜在图案与底部潜在图案至少部分地重叠。显影第一光致抗蚀剂层及第二光致抗蚀剂层以及保护层,以形成分别来自底部潜在图案及顶部潜在图案的第一主要特征及第二主要特征及保护层中的与第二主要特征垂直对准的开口。

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