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公开(公告)号:CN107393919B
公开(公告)日:2021-03-16
申请号:CN201710312147.8
申请日:2017-05-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L27/092 , H01L21/8238
Abstract: 本公开实施例涉及一种形成集成芯片的方法和相关形成方法,该集成芯片具有以不规则间距设置的中段制程(MOL)结构。在一些实施例中,集成芯片具有带有多个源极/漏极区的阱区。多个栅极结构以规则的间距设置在阱区上方。多个中段制程(MOL)结构横向交错在多个栅极结构的一些之间且以不规则间距设置在阱区上方,该不规则间距具有大于规则间距的第一间距。由于MOL结构具有带有大于规则间距的第一间距的不规则间距,多个栅极结构的一个或多个通过减少寄生电容的空间与最近的栅极或MOL结构间隔开。本发明实施例涉及用于性能增强的伪MOL去除。
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公开(公告)号:CN106468859B
公开(公告)日:2020-09-11
申请号:CN201510859496.2
申请日:2015-11-30
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明提供用以使用二次曝光界定多个层图案的方法,包含在衬底上方形成第一光致抗蚀剂层,保护层材料沉积于第一光致抗蚀剂层上方以形成保护层。在保护层上方形成第二光致抗蚀剂层。通过第一掩模执行第一光刻曝光过程,以曝光第一光致抗蚀剂层及第二光致抗蚀剂层并且形成底部潜在图案。通过第二掩模执行第二光刻曝光过程,以曝光第一光致抗蚀剂层及第二光致抗蚀剂层并且形成顶部潜在图案,其中顶部潜在图案与底部潜在图案至少部分地重叠。显影第一光致抗蚀剂层及第二光致抗蚀剂层以及保护层,以形成分别来自底部潜在图案及顶部潜在图案的第一主要特征及第二主要特征及保护层中的与第二主要特征垂直对准的开口。
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公开(公告)号:CN107452601A
公开(公告)日:2017-12-08
申请号:CN201710315517.3
申请日:2017-05-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/033
Abstract: 描述了图案化器件层的示例性方法,包括图案化保护层和在第一图案化层中形成第一开口以暴露出保护层的第一部分和硬掩模层的第一部分的操作,然后保护层的第一部分和硬掩模层的第一部分暴露于第一蚀刻以在硬掩模层的第一部分中形成第一开口。在第二图案化层中形成第二开口以暴露出保护层的第二部分和硬掩模层的第二部分。保护层的第二部分和硬掩模层的第二部分暴露于蚀刻以在硬掩模层的第二部分中形成第二开口。然后,穿过第一开口和第二开口蚀刻器件层的暴露部分。本发明实施例涉及半导体器件制造工艺中改善临界尺寸均匀性的方法。
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公开(公告)号:CN107393919A
公开(公告)日:2017-11-24
申请号:CN201710312147.8
申请日:2017-05-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L27/092 , H01L21/8238
Abstract: 本公开实施例涉及一种形成集成芯片的方法和相关形成方法,该集成芯片具有以不规则间距设置的中段制程(MOL)结构。在一些实施例中,集成芯片具有带有多个源极/漏极区的阱区。多个栅极结构以规则的间距设置在阱区上方。多个中段制程(MOL)结构横向交错在多个栅极结构的一些之间且以不规则间距设置在阱区上方,该不规则间距具有大于规则间距的第一间距。由于MOL结构具有带有大于规则间距的第一间距的不规则间距,多个栅极结构的一个或多个通过减少寄生电容的空间与最近的栅极或MOL结构间隔开。本发明实施例涉及用于性能增强的伪MOL去除。
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公开(公告)号:CN106468859A
公开(公告)日:2017-03-01
申请号:CN201510859496.2
申请日:2015-11-30
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G03F7/0035 , G03F7/091 , G03F7/095 , G03F7/11 , G03F7/2022 , G03F7/203 , G03F7/32 , G03F7/38 , G03F7/70466
Abstract: 本发明提供用以使用二次曝光界定多个层图案的方法,包含在衬底上方形成第一光致抗蚀剂层,保护层材料沉积于第一光致抗蚀剂层上方以形成保护层。在保护层上方形成第二光致抗蚀剂层。通过第一掩模执行第一光刻曝光过程,以曝光第一光致抗蚀剂层及第二光致抗蚀剂层并且形成底部潜在图案。通过第二掩模执行第二光刻曝光过程,以曝光第一光致抗蚀剂层及第二光致抗蚀剂层并且形成顶部潜在图案,其中顶部潜在图案与底部潜在图案至少部分地重叠。显影第一光致抗蚀剂层及第二光致抗蚀剂层以及保护层,以形成分别来自底部潜在图案及顶部潜在图案的第一主要特征及第二主要特征及保护层中的与第二主要特征垂直对准的开口。
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公开(公告)号:CN105719957A
公开(公告)日:2016-06-29
申请号:CN201510960940.X
申请日:2015-12-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/033 , H01L21/311 , H01L21/4757
CPC classification number: H01L21/0274 , H01L21/0228 , H01L21/0273 , H01L21/0337 , H01L21/31144 , H01L21/76802 , H01L21/76816 , H01L21/76877 , H01L21/033 , H01L21/47573
Abstract: 提供了图案化诸如集成电路工件的工件的技术。在示例性的实施例中,所述方法包括接收指定将在工件上形成的多个部件的数据集。基于多个部件的第一组部件实施工件的硬掩模的第一图案化,并将第一间隔件材料沉积在图案化硬掩模的侧壁上。基于第二组部件实施第二图案化,并将第二间隔件材料沉积在第一间隔件材料的侧壁上。基于第三组部件实施第三图案化。使用由图案化的硬掩模层、第一间隔件材料或第二间隔件材料中的至少一个的剩余部分限定的图案选择性加工工件的部分。本发明实施例涉及用于通过线端缩减切割部件的光刻技术。
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公开(公告)号:CN105372945A
公开(公告)日:2016-03-02
申请号:CN201510196867.3
申请日:2015-04-23
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G03F7/70633 , G03F7/70258 , G03F7/705
Abstract: 本发明提供了方法。该方法包括:在图案化的衬底上形成光刻胶层;从图案化的衬底收集第一覆盖数据;基于来自集成电路(IC)图案的第二覆盖数据至来自图案化的衬底的第一覆盖数据的映射来确定覆盖补偿;根据覆盖补偿对光刻系统实施补偿工艺;以及之后通过光刻系统对光刻胶层实施光刻曝光工艺,从而将IC图案成像至光刻胶层。本发明涉及具有增强的覆盖质量的光刻工艺和系统。
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公开(公告)号:CN102569172A
公开(公告)日:2012-07-11
申请号:CN201110398058.2
申请日:2011-11-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L21/265 , H01L29/423 , H01L29/49
CPC classification number: H01L22/32 , G03F7/70633 , H01L21/265 , H01L29/517 , H01L29/66545
Abstract: 描述了覆盖标记及其制造方法。在一个实施例中,半导体覆盖结构包括:栅叠层结构,形成在半导体衬底上方并被配置作为覆盖标记;以及掺杂半导体衬底,设置在栅叠层结构的两侧,至少包括与器件区域中的栅叠层结构相邻的半导体衬底一样多的掺杂物。通过至少三次离子注入步骤形成掺杂半导体衬底。本发明还提供了一种用于覆盖标记的结构和方法。
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公开(公告)号:CN100514192C
公开(公告)日:2009-07-15
申请号:CN200610149997.2
申请日:2006-10-25
Applicant: 台湾积体电路制造股份有限公司
IPC: G03F7/20 , H01L21/027
CPC classification number: G03F7/70333 , G03F7/70091 , G03F7/70108 , G03F7/70283 , G03F7/70641 , G03F9/7026
Abstract: 本发明是有关于一种用于半导体制程的光微影方法,包含提供一基材当作一晶圆,以及提供一光罩来曝光此晶圆。此晶圆是使用一种组合高角度照明方法及焦点漂移曝光方式来进行曝光。利用这种整合高角度照明方法和焦点漂移曝光方法的光微影制程,可以降低邻近效应,并增加焦点深度。
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公开(公告)号:CN100462845C
公开(公告)日:2009-02-18
申请号:CN200510115209.3
申请日:2005-11-11
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明是有关于一种具有晶圆密封机构的改良型浸润式微影系统及其方法。该浸润式微影系统,包括液体以及一密封垫圈。此液体的特征提供一浸润流体以在晶圆上进行浸润式微影,此密封垫圈覆盖于晶圆的边缘的预设部位,当液体运用于浸润式微影制程中时,可以防止浸润液体透过晶圆的边缘的覆盖部位泄漏出来。
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