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公开(公告)号：CN114255802B
公开(公告)日：2023-09-15
申请号：CN202011004212.9
申请日：2020-09-22
Applicant: 长鑫存储技术有限公司
IPC: G11C11/4096 , G11C11/4063 , G11C11/4074
Abstract: 本发明实施例涉及半导体技术领域，公开了一种集成电路，所述集成电路包括：第一数据线组，所述第一数据线组包括阵列排布的多条本地数据线；第二数据线组，所述第二数据线组包括阵列排布的多条互补本地数据线，其中，多条所述互补本地数据线分别与多条所述本地数据线传输相位相反的信号；多个读取电路，响应于读取控制信号，用于在读操作期间读取所述本地数据线或所述互补本地数据线的信号，其中，多个所述读取电路分别与所述第一数据线组边缘的所述本地数据线电连接或与所述第二数据线组边缘的所述互补本地数据线连接。本发明提供的集成电路能够降低集成电路的功耗，以改善集成电路的性能。
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公开(公告)号：CN116705105A
公开(公告)日：2023-09-05
申请号：CN202210174060.X
申请日：2022-02-24
Applicant: 长鑫存储技术有限公司
IPC: G11C11/4096 , G11C11/413
Abstract: 本公开涉及半导体电路设计领域，特别涉及一种存储电路、数据传输电路和存储器，包括：平行于数据传输区域设置的至少一个存储结构，每一存储结构包括在第一方向上相邻设置的第一存储阵列和第二存储阵列，第一存储阵列与数据传输区域的距离小于第二存储阵列与数据传输区域的距离，第一方向为靠近数据传输区域的方向；第一存储阵列中包含读写模块和转发模块，第二存储阵列中包含读写模块，第一存储阵列基于第一存储阵列中的读写模块与数据传输区域进行数据交互，第二存储阵列基于第二存储阵列中的读写模块和第一存储阵列中的转发模块与数据传输区域进行数据传输，以提高存储器的读写数据传输效率，并保证数据传输的准确性。
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公开(公告)号：CN116417026A
公开(公告)日：2023-07-11
申请号：CN202111657770.X
申请日：2021-12-31
Applicant: 长鑫存储技术有限公司
Inventor： 尚为兵
IPC: G11C7/06 , G11C7/08 , G11C11/409
Abstract: 本公开实施例提供了一种控制放大电路、灵敏放大器和半导体存储器，该控制放大电路包括：电源输出电路，用于接收电源切换信号，并根据电源切换信号从至少两个预设电压值中选择其中一预设电压值输出为预设电源信号；隔离控制电路，用于接收控制指令信号和所述预设电源信号，并根据所述控制指令信号生成隔离控制信号；放大电路，用于接收所述隔离控制信号和待处理信号，并基于所述隔离控制信号对所述待处理信号进行放大，得到目标放大信号。这样，通过控制放大电路，可以至少部分改善信号放大速度慢和电路噪声大的问题。
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公开(公告)号：CN116264089A
公开(公告)日：2023-06-16
申请号：CN202111539945.7
申请日：2021-12-15
Applicant: 长鑫存储技术有限公司
IPC: G11C11/401 , G11C8/08 , G11C7/12
Abstract: 本公开实施例提供一种存储器，包括：沿第一方向延伸的位线以及沿第二方向延伸的字线；沿第一方向排布的多个存储模块；列选择电路以及读写控制驱动电路，列选择电路与读写控制驱动电路均位于多个存储模块垂直于第一方向的同一侧；沿第一方向延伸的列选择线以及沿第三方向延伸的列连接线，每一列选择线电连接沿第一方向排布的放大单元，且列选择线经由列连接线电连接列选择电路，列选择电路用于驱动与列选择线电连接的放大单元；沿第一方向延伸的全局数据线以及沿第三方向延伸的全局连接线，全局数据线经由全局连接线电连接读写控制驱动电路，读写控制驱动电路用于驱动与全局数据线相对应的存储模块。本公开实施例有利于改善存储器的存储性能。
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公开(公告)号：CN113470711B
公开(公告)日：2023-06-16
申请号：CN202010237983.6
申请日：2020-03-30
Applicant: 长鑫存储技术有限公司
IPC: G11C11/408 , G11C11/409
Abstract: 本发明涉及一种存储块以及存储器，存储块包括至少一个存储模块，每一存储模块包括读写控制电路、列译码电路以及若干个存储阵列，若干个存储阵列划分为第一单元以及第二单元；第一译码选择信号线，电连接所述列译码电路以及第一单元内的所述存储阵列；第二译码选择信号线，电连接列译码电路以及第二单元内的所述存储阵列；第一数据信号线，用于电连接读写控制电路以及第一单元内的所述存储阵列；第二数据信号线，用于电连接读写控制电路以及所述第二单元内的所述存储阵列。本发明实施例的存储块具有功耗低的优势。
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Patent Agency Ranking
公开(公告)号：CN114730586A
公开(公告)日：2022-07-08
申请号：CN202080081376.3
申请日：2020-02-06
Applicant: 长鑫存储技术有限公司
IPC: G11C7/06
Abstract: 提供了一种感测放大器电路、存储器和相关操作方法。感测放大器电路包括用于放大电压信号的放大器电路和耦合到放大器电路的补偿电路。放大器电路包括相互交叉耦合的第一反相放大器和第二反相放大器，第一反相放大器连接到第一位线，第二反相放大器连接到第二位线。补偿电路包括第一开关电路、第二开关电路、第三开关电路和第四开关电路，并且被配置为通过操作开关电路来进行电荷注入，从而在第一位线和第二位线之间生成补偿电压，以补偿放大器电路的输入相关偏移电压。该操作方法考虑了位线上电荷传播对电压的影响，因此更准确地补偿输入相关偏移电压。
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公开(公告)号：CN114513199A
公开(公告)日：2022-05-17
申请号：CN202011279041.0
申请日：2020-11-16
Applicant: 长鑫存储技术有限公司
IPC: H03K7/08 , G11C11/4063
Abstract: 本发明提供一种脉冲信号产生电路和产生方法、存储器。脉冲信号产生电路包括时钟分频单元、延时电路和选择单元，时钟分频单元被配置为将时钟信号分频，以生成时钟分频信号；延时电路被配置为基于时钟分频信号生成延时信号；选择单元被配置为同时接收时钟分频信号和延时信号，根据预设条件进行选择以生成脉冲信号。本发明生成的脉冲信号的有效电平宽度可同时基于外部时钟周期的倍数以及延迟时间控制，且脉冲信号周期是以时钟信号的周期为基础建立。在脉冲信号周期和宽度都能满足需求的前提下，本发明的脉冲信号的有效电平宽度更可控，使得存储器具有良好的存取性能。
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公开(公告)号：CN114384996A
公开(公告)日：2022-04-22
申请号：CN202210041557.4
申请日：2022-01-14
Applicant: 长鑫存储技术有限公司
IPC: G06F1/3296 , G06F1/3234 , G06F1/3206 , G11C5/14
Abstract: 本申请提供一种电源控制电路及控制方法，包括：控制模块，用于根据激活指令，控制存储块执行操作；电源管理模块，用于根据时钟使能信号，唤醒所述存储块的本地电源；电源控制模块，耦接于电源管理模块，用于在省电模式下，选择向激活指令对应的存储块的电源管理模块发送时钟使能信号；以及，在非省电模式下，向所有存储块的电源管理模块发送时钟使能信号；其中，所述省电模式表征系统时钟处于低频状态。本申请的方案，提高电源唤醒管理的灵活性，改善功耗。
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公开(公告)号：CN114203228A
公开(公告)日：2022-03-18
申请号：CN202010988666.8
申请日：2020-09-18
Applicant: 长鑫存储技术有限公司
IPC: G11C11/4063 , G11C29/42
Abstract: 本发明实施例提供一种存储器，包括存储块，所述存储块包括U存储子块和V存储子块，其特征在于，包括：第一检错纠错单元，与所述U存储子块、所述V存储子块均连接，用于对所述U存储子块和所述V存储子块的输出数据进行检错纠错；第二检错纠错单元，与所述U存储子块、所述V存储子块均连接，用于对所述U存储子块和所述V存储子块的所述输出数据进行检错纠错。本发明实施例改善了存储器的检错纠错能力。
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公开(公告)号：CN113470705A
公开(公告)日：2021-10-01
申请号：CN202010237828.4
申请日：2020-03-30
Applicant: 长鑫存储技术有限公司
Abstract: 本公开提供了一种灵敏放大器、存储器和数据读出方法，涉及半导体存储器技术领域。该灵敏放大器包括：第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第一开关、第二开关、第三开关和第四开关，在灵敏放大器的失调补偿阶段，控制第一开关至第四开关的开合状态，使第一NMOS管和第二NMOS管配置为交叉耦合放大模式，使第一PMOS管和第二PMOS管配置为二极管连接模式。本公开可以实现灵敏放大器的失调补偿，提高存储器读出数据的正确性。
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