-
公开(公告)号：CN115565564B
公开(公告)日：2024-05-03
申请号：CN202110751254.7
申请日：2021-07-02
Applicant: 长鑫存储技术有限公司
Abstract: 本申请实施例提供一种读出电路结构，包括：第一感测放大电路和第二感测放大电路，沿位线延伸方向相邻设置，第一感测放大电路通过第一位线耦合相邻存储阵列中的一存储阵列，通过第一互补位线耦合相邻存储阵列中的另一存储阵列，第二感测放大电路通过第二位线耦合相邻存储阵列中的一存储阵列，通过第二互补位线耦合相邻存储阵列中的另一存储阵列；第一均衡管连接第一位线，第二均衡管连接第一互补位线，第三均衡管连接第二位线，第四均衡管连接第二互补位线；第一均衡管和第三均衡管设置在第一感测放大电路远离第二感测放大电路的一侧，第二均衡管和第四均衡管设置在第二感测放大电路远离第一感测放大电路的一侧。
-
公开(公告)号：CN114203228B
公开(公告)日：2023-09-15
申请号：CN202010988666.8
申请日：2020-09-18
Applicant: 长鑫存储技术有限公司
IPC: G11C11/4063 , G11C29/42
Abstract: 本发明实施例提供一种存储器，包括存储块，所述存储块包括U存储子块和V存储子块，其特征在于，包括：第一检错纠错单元，与所述U存储子块、所述V存储子块均连接，用于对所述U存储子块和所述V存储子块的输出数据进行检错纠错；第二检错纠错单元，与所述U存储子块、所述V存储子块均连接，用于对所述U存储子块和所述V存储子块的所述输出数据进行检错纠错。本发明实施例改善了存储器的检错纠错能力。
-
公开(公告)号：CN115565569A
公开(公告)日：2023-01-03
申请号：CN202110751252.8
申请日：2021-07-02
Applicant: 长鑫存储技术有限公司
Abstract: 本申请实施例提供了一种读出电路结构，设置在存储阵列的间隙中，包括：结构层、在结构层顶部堆叠设置的第一互连层和第二互连层；结构层中设置有第一感测放大结构、第二感测放大结构和均衡结构；其中，第一位线或第一互补位线的其中一者设置在第一互连层中，另一者的至少部分设置在第二互连层中；第二位线或第二互补位线的其中一者设置在第一互连层中，另一者的至少部分设置在第二互连层中；均衡结构直接连接第一互补位线和第二位线；其中，均衡结构设置在第一感测放大器结构和第二感测放大器结构之间，且与第一互补位线和第二位线在第一互连层中直接连接，既解决了预充电速度慢的问题，又减小读出电路结构的版图面积。
-
公开(公告)号：CN115565566A
公开(公告)日：2023-01-03
申请号：CN202110751226.5
申请日：2021-07-02
Applicant: 长鑫存储技术有限公司
Abstract: 本申请实施例提供了一种读出电路结构，包括：结构层、第一互连层和第二互连层；结构层中设置有第一感测放大结构、第二感测放大结构、第一均衡结构和第二均衡结构；其中，第一位线或第一互补位线的其中一者设置在第一互连层中，另一者的至少部分设置在第二互连层中；第二位线或第二互补位线的其中一者设置在第一互连层中，另一者的至少部分设置在第二互连层中；第一均衡结构直接连接第一位线或第一互补位线，用于为第一位线、第一互补位线和第一感测放大结构预充电；第二均衡结构直接连接第二位线或第二互补位线，用于为第二位线、第二互补位线和第二感测放大结构预充电，既解决了预充电速度慢的问题，又减小读出电路结构的版图面积。
-
公开(公告)号：CN115565562A
公开(公告)日：2023-01-03
申请号：CN202110750205.1
申请日：2021-07-02
Applicant: 长鑫存储技术有限公司
Abstract: 本申请实施例提供了一种读出电路结构，设置在存储阵列的间隙中，包括：读写转换电路；第一感测放大电路和第二感测放大电路，对称设置在读写转换电路相对两侧，其中，第一感测放大电路通过第一位线耦合相邻存储阵列中的一存储阵列，通过第一互补位线耦合相邻存储阵列中的另一存储阵列，第二感测放大电路通过第二位线耦合相邻存储阵列中的一存储阵列，通过第二互补位线耦合相邻存储阵列中的另一存储阵列；第一均衡管，源极或漏极的其中一者连接第一位线或第一互补位线；第二均衡管，源极或漏极的其中一者连接第二位线或第二互补位线；其中，第一均衡管和第二均衡管对称设置在读写转换电路的相对两侧，以解决存储器预充电速度慢的问题。
-
Patent Agency Ranking
公开(公告)号：CN113470705B
公开(公告)日：2024-05-14
申请号：CN202010237828.4
申请日：2020-03-30
Applicant: 长鑫存储技术有限公司
Abstract: 本公开提供了一种灵敏放大器、存储器和数据读出方法，涉及半导体存储器技术领域。该灵敏放大器包括：第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第一开关、第二开关、第三开关和第四开关，在灵敏放大器的失调补偿阶段，控制第一开关至第四开关的开合状态，使第一NMOS管和第二NMOS管配置为交叉耦合放大模式，使第一PMOS管和第二PMOS管配置为二极管连接模式。本公开可以实现灵敏放大器的失调补偿，提高存储器读出数据的正确性。
-
公开(公告)号：CN114203247B
公开(公告)日：2024-03-26
申请号：CN202010987632.7
申请日：2020-09-18
Applicant: 长鑫存储技术有限公司
IPC: G11C29/42 , G11C11/4091 , G11C11/4094
Abstract: 本发明公开了一种位线感测电路及存储器，位线感测电路包括：L个存储单元组，每个所述存储单元组包括H条位线，所述L和所述H均为大于等于2的正整数；M个感测放大器组，用于向所述存储单元组中的位线写入存储数据或从所述存储单元组中的位线读出存储数据，所述M个感测放大器组与所述L个存储单元组电连接，所述M为所述L的整数倍或所述L为所述M的整数倍；其中，所述H条位线中的相邻两条位线连接到不同的所述感测放大器组。本发明提供的技术方案，使得相邻两条位线连接到不同的感测放大器组，当相邻两条位线同时出现读取错误时，错误数据可以被检错纠错电路检测和纠正。
-
公开(公告)号：CN116798474A
公开(公告)日：2023-09-22
申请号：CN202210266447.8
申请日：2022-03-17
Applicant: 长鑫存储技术有限公司
Inventor： 池性洙
IPC: G11C11/4074 , G11C11/4091 , G11C11/4094
Abstract: 本公开涉及存储技术领域，提供一种电子设备及其驱动方法，该电子设备包括：灵敏放大器、电压调节电路。灵敏放大器包括：第一P型晶体管、第二P型晶体管、第一N型晶体管、第二N型晶体管、控制电路，控制电路连接第三节点、第四节点、预设电压端、第一控制信号端，用于响应于第一控制信号端的信号以连接预设电压端和第三节点、第四节点；电压调节电路连接预设电压端、调节信号端，用于根据调节信号端的调节信号向预设电压端输入预设电压信号。该电子设备可以通过电压调节电路向灵敏放大器写入合适大小的预设电压信号，以使灵敏放大器在偏移消除阶段位线和互补位线具有适当的电压差。
-
公开(公告)号：CN116486859A
公开(公告)日：2023-07-25
申请号：CN202210044918.0
申请日：2022-01-14
Applicant: 长鑫存储技术有限公司
Abstract: 本发明提供了一种读出电路架构和感测放大电路，包括：读出放大单元，包括：第一P型晶体管和第二P型晶体管；第一偏移补偿单元，包括：第一偏移补偿管和第二偏移补偿管；其中，第一P型晶体管设置于第一区域中，第二P型晶体管设置于第二区域中；第一区域与第二区域沿第一方向间隔排布时，第一偏移补偿管和第二偏移补偿管均设置于第三区域中，第三区域位于第一区域与第二区域之间；第一区域与第二区域沿第一方向邻近排布时，第一偏移补偿管和第二偏移补偿管分别设置于第四区域和第五区域中。本申请能够提高读取结果准确度，提高性能。
-
公开(公告)号：CN115831918A
公开(公告)日：2023-03-21
申请号：CN202111093646.5
申请日：2021-09-17
Applicant: 长鑫存储技术有限公司
Inventor： 池性洙
IPC: H01L23/525
Abstract: 本申请实施例涉及半导体电路设计领域，特别涉及一种反熔丝阵列结构及存储器，包括：多个反熔丝集成结构，在位线延伸方向和字线延伸方向排列成反熔丝矩阵；反熔丝集成结构包括：共用有源区的第一反熔丝存储MOS管、第一开关管、第二开关管和第二反熔丝存储MOS管；第一开关管和第二开关管分别通过相邻两根字线控制，第一开关管和第二开关管的共用端与位线连接，第一反熔丝存储MOS管和第二反熔丝存储MOS管分别通过相邻的编程导线控制，且在位线延伸方向上，编程导线还用于控制相邻反熔丝集成结构。以实现相同容量的存储阵列仅需占用更小的布局面积，从而在原有布局面积的基础上，增大反熔丝存储单元之间的间距。
-
-
-
-
-
-
-
-
-
Search Results
46
records
(took 0.03 seconds)
