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公开(公告)号：CN100416490C
公开(公告)日：2008-09-03
申请号：CN200610000983.4
申请日：2006-01-13
申请人： 威盛电子股份有限公司
发明人： 尼可拉斯·皮尔森
IPC分类号： G06F5/01
CPC分类号： G06F5/01 , G06F7/49921
摘要： 本发明公开了一种用于左移数据的方法与系统，利用标准移位器饱和左移结果，其中，用于左移数据的方法，其包含左移该数据以产生左移结果，右移该数据以产生右移结果，并且依据该右移结果来判断该左移结果是否需要饱和。本发明提供的用于左移数据的系统，包括：一左移信道，用以左移数据；以及一算术右移信道，用以右移数据，其中该右移信道会右移该数据以使该右移结果包括的位等于从左移信道中被移出去的位。采用本发明的用于左移数据的方法及其系统，能执行左移且能实现适当饱和。
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公开(公告)号：CN1577257A
公开(公告)日：2005-02-09
申请号：CN200310121593.9
申请日：2003-12-29
申请人： 英特尔公司
CPC分类号： G06F9/30014 , G06F5/01 , G06F7/49947 , G06F7/5338 , G06F9/30036 , G06F9/3885 , G06F2207/382 , G06F2207/3828
摘要： 本发明公开了用于进行具有取整和移位的组合型高位乘法运算的方法、装置和程序工具。一个实施例的方法包括接收具有第一组L个数据元素的第一操作数。接收具有第二组L个数据元素的第二操作数。L对数据元素被相乘在一起以产生一组L个乘积。L对数据元素中的每一对都包括来自第一组L个数据元素的第一数据元素和来自第二组L个数据元素的相应的数据元素位置的第二数据元素。L个乘积中的每一个都被缩放以产生L个被缩放的值。L个被缩放的值中的每一个都被截断以存储在目标位置中。每一个被截断的值将被存储在对应于其数据元素对的数据元素位置。
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公开(公告)号：CN1168072C
公开(公告)日：2004-09-22
申请号：CN95190086.2
申请日：1995-02-13
申请人： 夸尔柯姆股份有限公司
IPC分类号： G10L19/14
CPC分类号： G06F5/01 , G10L19/07 , G10L19/16 , G10L2019/0011 , G10L2019/0013
摘要： 本发明揭示了一种在特殊应用集成电路(ASIC)中实现声码器的方法和装置。该装置包含一按照一减化了的指令组(RISC)结构进行计算的DSP内核(4)。该电路还包含一特别设计的DSP的从属处理器，称为最小化处理器(b)。该装置还包含一特别设计的块归一化电路。
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公开(公告)号：CN1108562C
公开(公告)日：2003-05-14
申请号：CN95116047.8
申请日：1995-09-29
申请人： 任天堂株式会社
IPC分类号： G06F12/00
摘要： 本发明揭示一种比特长度可变数据处理电路及方法。其电路设有分别为1字的第1、第2、及第3寄存器(12)、(20)及(22)，存储器的数据装入第1寄存器，从第3寄存器(22)取出比特长度可变数据。第2寄存器(20)及第3寄存器(22)用桶形移位器(16)耦合，该移位器根据减法器(30)给出的移位量将2字数据桶形移位。使用总计3字的寄存器和桶形移位器，最多2次桶形移位就从第3寄存器取出比特长度可变数据，因而可简化电路结构及处理动作。
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公开(公告)号：CN1143219A
公开(公告)日：1997-02-19
申请号：CN95116047.8
申请日：1995-09-29
申请人： 任天堂株式会社
IPC分类号： G06F12/00
摘要： 本发明揭示一种比特长度可变数据处理电路及方法。其电路设有分别为1字的第1、第2、及第3寄存器(12)、(20)及(22)，存储器的数据装入第1寄存器，从第3寄存器(22)取出比特长度可变数据。第2寄存器(20)及第3寄存器(22)用桶形移位器(16)耦合，该移位器根据减法器(30)给出的移位量将2字数据桶形移位。使用总计3字的寄存器和桶形移位器，最多2次桶形移位就从第3寄存器取出比特长度可变数据，因而可简化电路结构及处理动作。
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公开(公告)号：CN106575214B
公开(公告)日：2018-09-07
申请号：CN201580042993.1
申请日：2015-07-27
申请人： 高通股份有限公司
CPC分类号： G06F7/5443 , G06F5/01 , G06F7/483 , G06F7/57
摘要： 至少一个处理器可模拟第一运算元、第二运算元和第三运算元的融合乘加运算。所述至少一个处理器可进行以下操作：至少部分地基于所述第一运算元与所述第二运算元相乘，确定中间值；确定上部中间值或下部中间值中的至少一者，其中确定所述上部中间值包括朝向零将所述中间值以指定位数目舍入，并且其中确定所述下部中间值包括由所述上部中间值减去所述中间值；至少部分地基于所述第三运算元与所述上部中间值或所述下部中间值中的一者的相加或相减，确定上部值和下部值；以及通过所述上部值和所述下部值相加，确定模拟融合乘加结果。
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公开(公告)号：CN106528044A
公开(公告)日：2017-03-22
申请号：CN201611001272.9
申请日：2011-09-23
申请人： 英特尔公司
CPC分类号： G06F7/57 , G06F5/01 , G06F5/012 , G06F7/483 , G06F7/49947 , G06F7/49957 , G06F7/5443 , G06F9/30014 , G06F9/3893
摘要： 本申请涉及处理器、指令执行方法和计算系统。描述了一种方法，该方法涉及用函数单元执行第一指令。该第一指令是乘加指令。该方法还包括用函数单元执行第二指令。该第二指令是圆整指令。
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公开(公告)号：CN103890712B
公开(公告)日：2017-02-15
申请号：CN201280051736.0
申请日：2012-09-17
申请人： 高通股份有限公司
发明人： 戴维·M·雅各布森 , 朱晓春 , 吴文清 , 肯德里克·海·良·袁 , 升·H·康
IPC分类号： G06F7/58
CPC分类号： G06F7/588 , G06F5/01 , G06F2205/00 , G06F2207/581 , G11C11/1659 , G11C11/1673 , G11C11/1695 , G11C11/1697 , H03M7/30
摘要： 本发明揭示熵源和随机数RN产生器。在一个方面中，低能量熵源包含磁阻MR元件和感测电路。所述MR元件被施加静态电流并且具有基于所述MR元件的磁化而确定的可变电阻。感测电路感测所述MR元件的电阻，并且基于所述MR元件的感测到的电阻提供随机值。在另一方面中，RN产生器包含熵源和后处理模块。熵源包含至少一个MR元件，并且基于所述至少一个MR元件提供第一随机值。所述后处理模块接收和处理所述第一随机值(例如，基于密码散列函数、错误检测码、流密
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公开(公告)号：CN106339284A
公开(公告)日：2017-01-18
申请号：CN201610539460.0
申请日：2016-07-08
申请人： 想象技术有限公司
发明人： 菲利普·戴
IPC分类号： G06F11/22
CPC分类号： G06F3/065 , G06F3/0619 , G06F3/0656 , G06F3/0673 , G06F5/01 , G06F5/017 , G06F9/30116 , G06F9/30134 , G06F9/3844 , G06F9/3851 , G06F9/3863 , G06F11/2289
摘要： 本公开涉及对移位寄存器进行检查点操作。硬件结构提供用于对主移位寄存器进行一次或多次检查点操作的方式。硬件结构包括用于存储最近移到主移位寄存器上的数据元素的、具有每个检查点的额外数据位置的扩展移位寄存器。更新历史移位寄存器具有用于存储指示扩展移位寄存器是否被更新的信息的每个检查点的数据位置。检查点产生逻辑通过基于存储在更新历史移位寄存器中的信息选择存储在扩展移位寄存器的数据元素的子集来得到每个检查点。
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公开(公告)号：CN103928002B
公开(公告)日：2016-06-15
申请号：CN201310754900.0
申请日：2013-12-31
申请人： 厦门天马微电子有限公司 , 天马微电子股份有限公司
发明人： 黄强灿
IPC分类号： G09G3/36
CPC分类号： G06F5/01 , G09G3/20 , G09G2310/0286 , G11C19/28
摘要： 本发明公开了一种栅极驱动电路及显示器，所述栅极驱动电路包括多个移位寄存器单元，一逻辑电路，用于接收第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号，并输出逻辑脉冲信号，所述逻辑脉冲信号用于驱动多个所述移位寄存器单元和多个使能电路；所述多个使能电路，与所述多个移位寄存器单元一对一连接，用于接收所述移位寄存器单元输出的第一脉冲信号和所述逻辑电路输出的所述逻辑脉冲信号，并输出多个第二脉冲信号，所述多个第二脉冲信号用于驱动多条栅线，其中，每个所述使能电路输出两个所述第二脉冲信号，用于驱动两条栅线。本发明使一个移位寄存器可同时控制两条栅线，减少使用的移位寄存器的个数，从而减少布线空间，实现面板窄边框化。
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