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公开(公告)号：CN114519322A
公开(公告)日：2022-05-20
申请号：CN202111376033.2
申请日：2021-11-19
申请人： 中科亿海微电子科技(苏州)有限公司
摘要： 本发明涉及一种双向管脚三模冗余电路、方法及FPGA芯片，其中，三模冗余电路，包括：三组并列设置的双向管脚判断电路，所述双向管脚判断电路包括：一少数表决器和一三态门，所述少数表决器的输出端与所述三态门的控制端相连接，所述少数表决器具有一控制输入端和三个运算输入端，所述控制输入端用于输入控制信号，所述三态门的输入端与其中一运算输入端相连接，且该所述运算输入端用于作为数据输入端输入运算数据，各所述少数表决器的运算输入端一一对应相互连接，各所述三态门的输出端相互连接后按照输出判断信号。本发明实现了使用最小的资源代价完成双向管脚的三模冗余设计，解决了商业通用设计方案中无法对双向管脚进行Triple‑VotedType处理的问题。
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公开(公告)号：CN114282471A
公开(公告)日：2022-04-05
申请号：CN202111373586.2
申请日：2021-11-19
申请人： 中科亿海微电子科技(苏州)有限公司
发明人： 刘洋
IPC分类号： G06F30/343
摘要： 本发明公开了一种针对FPGA自适应逻辑模块的装箱方法，包括步骤：一、获取装箱输入；装箱输入包括用户设计的逻辑单元信息、用户电路的约束信息和装箱规则信息；二、执行装箱过程；所述装箱过程包括针对FPGA自适应逻辑模块结构，根据预装箱模式将组合逻辑单元和寄存器单元预装箱到自适应逻辑模块单元中的预装箱过程和将预装箱的自适应逻辑模块单元装箱到自适应逻辑模块簇中的装箱过程；三、输出装箱结果：对装箱后的数据进行处理，并将处理得到的结果写回到用户设计模型中，并输出装箱结果文件。本发明操作简单，能够辅助FPGA硬件架构师设计低成本、高性能的FPGA芯片，还能够扩展到FPGA其他类型的模块中。
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公开(公告)号：CN114089949A
公开(公告)日：2022-02-25
申请号：CN202111373579.2
申请日：2021-11-19
申请人： 中科亿海微电子科技(苏州)有限公司
摘要： 本发明公开了一种可直接支持多操作数加法运算的数字信号处理器，包括：输入寄存器组，定制乘法器，第一通用乘法器，第二通用乘法器，第三通用乘法器，第一加法器，第二加法器，加法输出寄存器，加法/累加器，链式加法器，输出寄存器。本发明通过定制DSP架构中的乘法器实现结构，定制乘法器可以配置成乘法模式或者支持八操作数加法模式，从而使得DSP可以直接支持多操作数加法运算。
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公开(公告)号：CN114047947A
公开(公告)日：2022-02-15
申请号：CN202210035143.0
申请日：2022-01-13
申请人： 中科亿海微电子科技(苏州)有限公司 , 北京睿智融科控股股份有限公司
摘要： 本发明提供了一种双FPGA架构电路板卡程序版本控制方法，程序发送方对程序代码进行加密，得到“程序‑密文”，并远程传递给客户端，使用一个用于对所述程序代码的版本进行验证的验证密文存储在硬件电子钥匙上并转给客户端；客户端主FPGA接收“程序‑密文”并传给副FPGA进行解密，在副FPGA上使用所述硬件电子钥匙对程序版本进行验证；当副FPGA版本验证通过后，将解密后的“程序‑明文”传回给主FPGA进行程序更新。利用双FPGA架构的特点，在副FPGA上对程序代码进行验证，只有验证正确的程序代码才能加载到主FPGA芯片上进行更新，充分发挥了副FPGA管理控制的特点，因此不会因非法程序、病毒程序、错误版本程序的干扰和程序代码的泄露的干扰对主FPGA造成影响。
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公开(公告)号：CN114003292A
公开(公告)日：2022-02-01
申请号：CN202111636402.7
申请日：2021-12-30
申请人： 中科亿海微电子科技(苏州)有限公司
IPC分类号： G06F9/38
摘要： 本发明提供了一种分支预测方法、装置及处理器核，通过在时钟上升沿到来时，对GHR取n种不同长度，将PC值和n种不同长度的GHR进行哈希运算生成索引；在时钟下降沿到来时，使用PC值访问基本分支预测部件T0，使用生成的索引访问与n种不同长度的GHR相对应的历史信息记录表；当某一历史信息记录表中有与索引匹配的记录时，且该条记录的u值为1时，输出该条记录的weight值作为访问结果；将输出的所有weight属性值进行相加；根据相加的结果输出预测信息。通过使用不同长度的GHR，在历史信息记录表增加weight信息，以及引入了全局历史跳转信息GHR，使用的历史信息长度少，增加的电路资源开销很少，从而采用更少的硬件资源消耗可以实现更高的预测精度。
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公开(公告)号：CN113971261A
公开(公告)日：2022-01-25
申请号：CN202010719685.0
申请日：2020-07-23
申请人： 中科亿海微电子科技(苏州)有限公司 , 中国科学院空天信息创新研究院
摘要： 本公开提供一种卷积运算装置，用于对输入矩阵及权值矩阵进行卷积运算，包括：水平数据处理模块，用于对所述输入矩阵的行数据的顺序进行转换，以实现读取的所述行数据的共享，其中，一个所述水平数据处理模块处理一行所述行数据；竖直数据处理模块，用于将所述权值矩阵与所述水平数据处理模块输出的矩阵数据做乘法运算，对乘法运算结果做交叉加法运算，对交叉加法运算结果做累加运算，得到所述输入矩阵的卷积运算结果；其中，所述竖直数据处理模块包括多个输入，每个输入连接至一个所述水平数据处理模块的输出。本公开还提供一种卷积运算方法、一种电子设备以及一种计算机可读存储介质。
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公开(公告)号：CN113837365A
公开(公告)日：2021-12-24
申请号：CN202111106238.9
申请日：2021-09-22
申请人： 中科亿海微电子科技(苏州)有限公司
摘要： 实现sigmoid函数逼近的模型、FPGA电路、工作方法，能够在FPGA电路中实现sigmoid函数逼近时保证精度的前提下降低运算资源消耗。电路，其包括：输入数据模块(201)、比较器模块(202)、运算模块(203)、输出数据模块(204)；输入数据模块(201)一方面进入比较器模块(202)进行逼近函数的分段判断，另一方面进入运算模块(203)进行逼近函数的计算；比较器模块(202)包括：绝对值生成单元(301)和比较器(302)；运算模块(203)使用移位器，加法器以及乘法器来完成计算；输出数据模块(204)通过比较器模块输出的索引选择输出计算模块得到的结果。
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公开(公告)号：CN113568598B
公开(公告)日：2021-12-14
申请号：CN202111130658.0
申请日：2021-09-26
申请人： 中科亿海微电子科技(苏州)有限公司
IPC分类号： G06F7/575
摘要： 本发明提供了一种基于yosys实现求和运算的FPGA逻辑综合方法及装置，使用yosys将求和运算的用户电路描述文件解析生成语法树；根据语法树中的节点类型提取出描述求和模块的RTL级数据对象，形成RTL级数据对象集合；将RTL级数据对象集合转化为逻辑门级对象集合，建立逻辑门级对象之间的进位链信号连接；打印提取逻辑网表文件。通过将RTL级Cell对象的多位宽操作数进行拆分，建立多个单位宽的逻辑门级Cell对象集合，在新建逻辑门级Cell对象的同时新建表示求和运算产生的Wire类型的进位信号，由于逻辑门级对象中增加了进位信号，并且将进位信号作为操作数，减少了求和运算中的逻辑单元块的使用数量。
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公开(公告)号：CN113468839B
公开(公告)日：2021-11-30
申请号：CN202111021368.2
申请日：2021-09-01
申请人： 中科亿海微电子科技(苏州)有限公司
IPC分类号： G06F30/3312 , G06F30/394
摘要： 本发明提供了一种提高时序性能的布线方法及装置，通过获取已完成布线的路径文件形成信号集；获取用户指定需要调整的信号；对信号集中所有信号的路径节点占用次数标记；第一次遍历信号集，对信号集中含有用户指定的信号，重新进行布线，布线完成后进行拥塞检查，如果存在拥塞，则开始下一次的迭代进行非初次遍历信号集布线，直到布线路径中无拥塞或达最大次数，布线终止。本发明在布线过程中对于用户指定的信号，直接设置关键度值，不再调用时序分析模块计算，有效提升了电路性能，加快布线速度。并且在信号遍历过程中，只对指定信号以及在对指定信号重新布线过程中产生的拥塞影响的点信号进行重新布线处理快速提高了时序性能。
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公开(公告)号：CN113568598A
公开(公告)日：2021-10-29
申请号：CN202111130658.0
申请日：2021-09-26
申请人： 中科亿海微电子科技(苏州)有限公司
IPC分类号： G06F7/575
摘要： 本发明提供了一种基于yosys实现求和运算的FPGA逻辑综合方法及装置，使用yosys将求和运算的用户电路描述文件解析生成语法树；根据语法树中的节点类型提取出描述求和模块的RTL级数据对象，形成RTL级数据对象集合；将RTL级数据对象集合转化为逻辑门级对象集合，建立逻辑门级对象之间的进位链信号连接；打印提取逻辑网表文件。通过将RTL级Cell对象的多位宽操作数进行拆分，建立多个单位宽的逻辑门级Cell对象集合，在新建逻辑门级Cell对象的同时新建表示求和运算产生的Wire类型的进位信号，由于逻辑门级对象中增加了进位信号，并且将进位信号作为操作数，减少了求和运算中的逻辑单元块的使用数量。
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