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公开(公告)号：CN115548013A
公开(公告)日：2022-12-30
申请号：CN202211255254.9
申请日：2022-10-13
Applicant: 复旦大学
IPC: H01L27/06 , H01L29/778
Abstract: 本发明提供了一种带有负压驱动模块的常开型氮化镓功率器件集成电路，包括：衬底；形成在所述衬底上第三区域的常开型氮化镓功率器件和第一区域与第二区域的负压驱动模块；其中，所述负压驱动模块用于保持所述常开型氮化镓功率器件在非工作状态时关断。解决了如何减少常开型氮化镓功率器件和负压驱动模块之间因互连线或导线而产生的寄生电感的问题。实现了提高常开型氮化镓功率器件和负压驱动模块的可靠性的技术效果。
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公开(公告)号：CN114783877A
公开(公告)日：2022-07-22
申请号：CN202210198169.7
申请日：2022-03-01
Applicant: 复旦大学 , 上海集成电路制造创新中心有限公司
IPC: H01L21/336 , H01L29/06 , H01L29/08 , H01L29/78
Abstract: 本发明提供了一种环栅器件上源漏可控限制外延的方法，包括：在衬底上形成沿第一方向排列的若干鳍结构，在所述若干鳍结构上形成沿第二方向排列的若干假栅结构，且每个假栅结构横跨所述若干鳍结构中的每个鳍结构；刻蚀所述鳍结构形成若干源/漏空腔；在相邻鳍结构之间形成沿所述第一方向排列的第一隔离层，以隔离相邻鳍结构之间的源/漏空腔；在所述源/漏空腔中外延源/漏层；去除所述第一隔离层。使得所述源/漏层的厚度可以限制在应力释放的临界厚度内，以实现减少因失配错位导致的应力弛豫现象；当然地，通过对所述源/漏层厚度的限制，可以限制源/漏层于栅极之间的的接触面的面积，从而限制寄生电容。
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公开(公告)号：CN113964265A
公开(公告)日：2022-01-21
申请号：CN202111158194.4
申请日：2021-09-30
Applicant: 复旦大学 , 上海集成电路制造创新中心有限公司
Abstract: 本发明提供了一种约瑟夫森结的制备方法及半导体工艺集成系统，盖方法在制备第一超导金属层后在真空环境下对第一超导金属层表面的自然氧化层进行活性氢还原表面处理，减少或去除第一超导金属层表面的自然氧化层；并且在真空条件下在第一超导金属层表面制备绝缘介质层，由于从活性氢还原表面处理开始的所有操作均在真空条件下进行，因而在减少或去除在第一超导金属层的表面形成的自然氧化层后能够防止第一超导金属层的表面进一步生成新的自然氧化层，从而达到了真正地减少甚至去除第一超导金属层的表面形成的自然氧化层的效果。使得约瑟夫森结的绝缘介质层的厚度更可控，进一步提高了瑟夫森结的阻值的可控度。
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公开(公告)号：CN113394269A
公开(公告)日：2021-09-14
申请号：CN202110648672.3
申请日：2021-06-10
Applicant: 上海集成电路制造创新中心有限公司 , 复旦大学
IPC: H01L29/06 , H01L29/161 , H01L29/49 , H01L29/417 , H01L29/78 , H01L21/336
Abstract: 本发明提供了一种源漏接触金属的工艺方法、器件及其制备方法，源漏接触金属的工艺方法，包括：在基底上制作目标鳍片；在所述目标鳍片外外延锗硅材料，形成包围所述目标鳍片的目标锗硅外延层；所述目标锗硅外延层包括位于所述目标鳍片两侧的第一连接角与第二连接角；刻蚀掉所述目标锗硅外延层中的第一锗硅部分与第二锗硅部分，形成源漏的锗硅体层；所述第一锗硅部分包括所述第一连接角，所述第二锗硅部分包括所述第二连接角；在所述锗硅体层外沉积一层硅化物层；形成所述硅化物层与金属的接触连接。
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公开(公告)号：CN115020407B
公开(公告)日：2025-04-25
申请号：CN202210751556.9
申请日：2022-06-29
Applicant: 上海集成电路制造创新中心有限公司 , 复旦大学
Abstract: 本发明提供了一种用于GAA器件的沟道结构，包括：衬底；形成于所述衬底上的第一区域的第一应力结构层；以及沟道叠层；所述沟道叠层形成于所述第一应力结构层和所述衬底的第二区域上；其中，所述第一区域为用于形成NMOS器件的区域，所述第二区域为用于形成PMOS器件的区域；所述第一应力结构层用于提供第一区域的所述沟道叠层所需的应力。解决了NMOS器件的区域的源区和漏区难以提供沟道叠层所需的高应力的问题，实现了NMOS器件的区域的应力提供的成功率提高的效果。
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Patent Agency Ranking
公开(公告)号：CN114914159B
公开(公告)日：2024-05-28
申请号：CN202210680810.0
申请日：2022-06-16
Applicant: 上海集成电路制造创新中心有限公司 , 复旦大学
IPC: H01L21/336 , H01L21/8234 , H01L29/78
Abstract: 本发明提供了一种GAA晶体管制备方法，包括：在衬底上形成沿第一方向排列的若干鳍结构；在每个鳍结构上形成沿第二方向排列的若干假栅，且每个假栅横跨对应的所述鳍结构；对鳍结构进行离子注入以形成掺杂区域；形成内隔离层；刻蚀鳍结构形成源漏空腔；在源漏空腔中形成源区和/或漏区；形成层间介质层；去除所述假栅，形成假栅空腔；刻蚀未掺杂区域的所述牺牲层以释放沟道层，形成沟道空腔；对剩余的掺杂区域的牺牲层进行氧化，以形成侧墙；形成电介质层和金属栅层；沉积刻蚀阻挡层并形成器件接触。本技术方案不仅克服了必须在释放沟道层之前制作侧墙的工序限制，还解决了侧墙形貌不可控的问题，实现了制作较理想的侧墙的形貌的效果。
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公开(公告)号：CN113394295B
公开(公告)日：2023-12-19
申请号：CN202110650073.5
申请日：2021-06-10
Applicant: 上海集成电路制造创新中心有限公司 , 复旦大学
IPC: H01L29/78 , H01L29/423
Abstract: 本发明提供了一种用于P型环栅器件的堆叠结构及增强P型环栅器件的沟道应力的方法，通过将堆叠件的牺牲层与沟道层材料的晶格常数设置成牺牲层材料的晶格常数小于沟道层的材料的晶格常数，并且沟道层的材料的晶格常数等于底层结构的材料的晶格常数；以使得初始状态下，沟道层无应变，牺牲层具有初始的张应变；当牺牲层发生弛豫时，沟道层受到牺牲层因弛豫而诱导的压应变，从而巧妙地利用牺牲层来增强P型环栅器件的沟道层应力，从而提高P型环栅器件的空穴迁移率。
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公开(公告)号：CN116314315A
公开(公告)日：2023-06-23
申请号：CN202310211021.7
申请日：2023-03-07
Applicant: 复旦大学
IPC: H01L29/778 , H01L21/335 , H01L29/06
Abstract: 本发明提供了一种基于GaN衬底的pGaN增强型HEMT器件结构及其制备方法，该器件结构包括：衬底结构，所述衬底结构包括第一衬底以及沿远离所述第一衬底的方向上依次形成于所述第一衬底上的缓冲层、GaN层；肖特基势垒二极管，所述肖特基势垒二极管包括形成于所述GaN层内的p+掺杂区和形成于所述p+掺杂区内的n+掺杂区，所述p+掺杂区与所述n+掺杂区接触形成PN结以构成所述肖特基势垒二极管；隔离层，形成于所述GaN层上，且覆盖所述p+掺杂区与所述n+掺杂区；pGaN增强型HEMT器件，形成于部分所述隔离层上；其中，所述p+掺杂区及所述n+掺杂区分别与阳极及阴极电性连接，且所述阳极与所述pGaN增强型HEMT器件的源极电性连接；所述阴极与所述pGaN增强型HEMT器件的漏极电性连接。
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公开(公告)号：CN115548094A
公开(公告)日：2022-12-30
申请号：CN202211255239.4
申请日：2022-10-13
Applicant: 复旦大学
IPC: H01L29/06 , H01L29/20 , H01L21/335 , H01L29/778
Abstract: 本发明提供了一种增强型氮化镓晶体管，该晶体管包括：衬底，以及沿远离所述衬底方向形成于所述衬底上的成核层、缓冲层、沟道层、势垒层以及p‑GaN层；其中，所述p‑GaN层包括第一p‑GaN层以及第二p‑GaN层；所述第一p‑GaN层形成于栅极区域；所述第二p‑GaN层形成于非栅极区域；源极、漏极以及栅极，所述源极、所述栅极以及所述漏极分别形成于所述p‑GaN层上的源区、所述栅极区域以及漏区；所述栅极包括所述第一p‑GaN层以及形成于所述第一p‑GaN层顶端的栅金属层；以及钝化层，其中，所述第一p‑GaN层包括钝化了的Mg离子；以使得所述栅极在零栅压时不导通。该技术方案解决了如何避免第一p‑GaN层的刻蚀损伤的问题。
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公开(公告)号：CN115547830A
公开(公告)日：2022-12-30
申请号：CN202211255255.3
申请日：2022-10-13
Applicant: 复旦大学
IPC: H01L21/335 , H01L29/06 , H01L29/20 , H01L29/778 , H01L27/085
Abstract: 本发明提供了一种氮化镓集成电路的制作方法，该方法包括：提供一衬底；在衬底上沿远离所述衬底的方向依次形成沟道层和势垒层；在势垒层表面沉积硬掩模；刻蚀硬掩模以在硬掩模上形成开孔；在开孔内外延p‑GaN层；在势垒层表面分别沉积金属材料并退火以形成源极和漏极；形成p‑GaN栅极；在p‑GaN栅极的顶端沉积钝化层；形成源极金属互连层与金属场板；源极金属互连层形成于源极的顶端，金属场板形成于p‑GaN栅极的顶端的钝化层的表面；金属场板与源极金属互连层连接；形成漏极金属互连层与栅极金属互连层。本发明提供的技术方案，通过选取外延p‑GaN的方法，有效避免了p‑GaN层的刻蚀工艺导致器件损伤的问题，实现了提升器件输出电流、降低动态导通电阻及提高功率管及栅驱动单元的可靠性的效果。
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