公开(公告)号：CN112670181B

公开(公告)日：2024-08-27

申请号：CN202010288219.1

申请日：2020-04-14

申请人： 台湾积体电路制造股份有限公司

发明人： 张筱君 ,  沈冠杰

IPC分类号： H01L21/336 ,  H01L29/161 ,  H01L29/36 ,  H01L29/78

摘要： 在制造包括Fin FET的半导体器件的方法中，形成鳍结构，鳍结构具有由SiGe制成的上部鳍结构和由与上部鳍结构不同的材料制成的底部鳍结构，在鳍结构上方形成覆盖层，对由覆盖层覆盖的鳍结构执行热操作，以及在上部鳍结构的源极/漏极区域中形成源极/漏极外延层。热操作改变上部鳍结构中的锗分布。本发明的实施例还涉及半导体器件。

公开(公告)号：CN114761629B

公开(公告)日：2024-06-25

申请号：CN202180006615.3

申请日：2021-01-15

申请人： 日本碍子株式会社

发明人： 渡边守道 ,  松岛洁 ,  吉川润

IPC分类号： C30B29/36 ,  C30B1/02 ,  H01L21/20 ,  H01L21/205 ,  H01L29/161

摘要： 双轴取向SiC复合基板(10)具备：第一双轴取向SiC层(20)，其包含贯通螺旋位错以及基底面位错；以及第二双轴取向SiC层(30)，其与第一双轴取向SiC层(20)连续地形成，并含有1×1016atoms/cm3以上且1×1019atoms/cm3以下的稀土元素。第二双轴取向SiC层(30)的表面的缺陷密度小于第一双轴取向SiC层(20)的缺陷密度。

公开(公告)号：CN110783192B

公开(公告)日：2024-05-24

申请号：CN201910697363.8

申请日：2019-07-30

申请人： 台湾积体电路制造股份有限公司

发明人： 郑兆钦 ,  陈奕升 ,  江宏礼 ,  陈自强

IPC分类号： H01L21/335 ,  H01L21/336 ,  H01L29/775 ,  H01L29/78 ,  H01L29/161 ,  H01L29/165 ,  H01L21/8238 ,  H01L27/092

摘要： 在制造半导体器件的方法中，在底部鳍结构上方形成鳍结构，其中包含Ge的第一半导体层和第二半导体层交替堆叠。增大第一半导体层中的Ge浓度。在鳍结构上方形成牺牲栅极结构。在鳍结构的源极/漏极区上方形成源极/漏极外延层。去除牺牲栅极结构。去除沟道区中的第二半导体层，从而释放其中Ge浓度增大的第一半导体层。在Ge浓度增大的第一半导体层周围形成栅极结构。本发明的实施例还涉及半导体器件。

公开(公告)号：CN116779657A

公开(公告)日：2023-09-19

申请号：CN202310978953.4

申请日：2015-01-20

申请人： 意法半导体公司

发明人： P·莫林 ,  N·卢贝

IPC分类号： H01L29/423 ,  H01L21/336 ,  H01L29/786 ,  H01L29/78 ,  H01L29/16 ,  H01L29/161 ,  H01L29/417 ,  H10B12/00 ,  H01L21/225 ,  H01L29/10 ,  H01L29/165 ,  H01L29/06

摘要： 本发明涉及通过使用凝聚形成局域化的弛豫衬底的方法。描述了用于形成衬底的局域化的应变区域的方法和结构。沟槽可以在衬底的局域化区域的边界处形成。在局域化区域处的侧壁的上部部分可以由覆盖层覆盖，并且在局域化区域处的侧壁的下部部分可以不被覆盖。转变材料可以被形成为与局域化区域的下部部分和加热的衬底接触。加热可以将来自转变材料的化学种类引入到下部部分中，这在局域化区域中产生应力。所述方法可以用于形成应变沟道finFET。

公开(公告)号：CN116779421A

公开(公告)日：2023-09-19

申请号：CN202310799969.9

申请日：2023-06-30

申请人： 上海华力集成电路制造有限公司

发明人： 刘晓梅 ,  彭翔 ,  程器 ,  张婷 ,  唐小亮

IPC分类号： H01L21/02 ,  H01L27/02 ,  H01L21/336 ,  H01L29/78 ,  H01L29/161 ,  H01L21/8238 ,  H01L23/544

摘要： 本发明提供一种提升锗硅机台WPH的方法，所述方法包括：提供包括冗余有源层及冗余栅层的设计版图，其中，所述冗余有源层包括至少2个间隔排布的有源区图形，所述冗余栅层位于所述冗余有源层上，其包括多个间隔排列的栅极；减少所述栅极的密度，并将位于所述冗余有源层的所述有源区图形合并；于所述冗余有源层上添加锗硅层。通过本发明解决了现有的因SiGe图形密度较低导致机台产能受到影响的问题。

公开(公告)号：CN116705839A

公开(公告)日：2023-09-05

申请号：CN202310780520.8

申请日：2023-06-28

申请人： 上海华力集成电路制造有限公司

发明人： 胡书怀 ,  陈沛煜

IPC分类号： H01L29/06 ,  H01L29/78 ,  H01L21/336 ,  H01L29/161 ,  H01L29/167 ,  H01L29/36

摘要： 本发明提供一种半导体结构及其形成方法，其中，所述半导体结构包括一基底，所述基底具有一沟槽，所述沟槽具有横向延伸突出的尖端；形成于所述基底上的若干个栅极结构，所述沟槽与相邻的所述栅极结构之间的距离大于所述尖端的横向延伸长度，且所述尖端与相邻的所述栅极结构之间的横向距离为27埃～33埃；以及，填充所述沟槽的锗硅外延层，所述锗硅外延层包括自下而上依次堆叠的缓冲层、主体层和盖帽层，所述缓冲层、所述主体层和所述盖帽层中掺杂有硼，且硼的浓度依次递减。通过控制所述尖端与所述栅极结构之间的横向距离以增加压应力，并减少锗硅外延层的硼的浓度以减少硼的扩散，实现在保证半导体结构性能的基础上解决漏电流。

公开(公告)号：CN116632038A

公开(公告)日：2023-08-22

申请号：CN202310682516.8

申请日：2023-06-09

申请人： 北京世纪金光半导体有限公司

发明人： 张晨 ,  孙博韬 ,  徐妙玲 ,  修德琦 ,  韩丽楠 ,  林信南

IPC分类号： H01L29/06 ,  H01L29/161 ,  H01L29/66 ,  H01L29/78

摘要： 本申请公开了一种半导体器件及其制作方法，半导体器件包括：相对键合固定的单晶硅晶圆和碳化硅晶圆，单晶硅晶圆与碳化硅晶圆之间具有第一绝缘层；碳化硅晶圆具有碳化硅外延层，碳化硅外延层具有相对的第一表面和第二表面，第一表面具有第一区域；单晶硅晶圆包括位于第一区域表面上的第一单晶硅区块；半导体器件包括第一MOS结构，第一MOS结构包括：位于第一区域表面内的第一源极；位于第一区域表面上的第一金属层，第一金属层与第一源极连接，且与第一单晶硅区块绝缘；位于第一区域表面上的第一栅极，第一单晶硅区块复用为第一MOS结构的第一栅极；位于碳化硅晶圆背离单晶硅晶圆一侧的第一漏极。

公开(公告)号：CN116438661A

公开(公告)日：2023-07-14

申请号：CN202180076382.4

申请日：2021-11-08

申请人： 国际商业机器公司

发明人： 程慷果 ,  J·弗鲁吉尔 ,  谢瑞龙 ,  朴灿鲁

IPC分类号： H01L29/161

摘要： 提供了一种鳍式单片半导体结构、其制造方法和半导体器件。该鳍式单片半导体结构包括衬底层(21)，相对于衬底层垂直延伸的鳍片结构，该鳍片结构包括垂直堆叠的层，其包括具有第一应变类型的底部半导体鳍区(34)，具有第二应变类型的顶部层半导体鳍区(26”)，以及在顶部半导体鳍片区(26”)和底部半导体鳍片区之间且将其电隔离的介电层(36A)，其中第一应变类型与第二应变类型不同。制造结构的方法包括在电介质层(22)内形成至少一个沟槽(24)并向下延伸至衬底层(21)，在至少一个沟槽(24)内并与衬底层(21)相邻地外延形成底部半导体基础区，其中外延形成底部半导体基础区进一步包括通过纵横比俘获在底部半导体基区内的缺陷，在底部半导体基底区上的至少一个沟槽(24)内外延形成第一半导体鳍片区(34)，该第一半导体鳍片区(34)具有第一应变类型，以及在第一半导体鳍片区域(34)上方的至少一个沟槽(24)内外延形成第二半导体鳍片区域(26”)，该第二半导体鳍片区域(26')具有第二应变类型，其中该第一应变类型与该第二应变类型不同。包括鳍式单片半导体结构的半导体器件在相同鳍的电隔离部分具有不同的应变特性。

公开(公告)号：CN115985946A

公开(公告)日：2023-04-18

申请号：CN202310104444.9

申请日：2023-01-30

申请人： 中国科学院微电子研究所 ,  合肥国家实验室

发明人： 刘靖雄 ,  王桂磊 ,  吴振华 ,  孔真真 ,  张毅文 ,  任宇辉

IPC分类号： H01L29/161 ,  H01L29/06 ,  H01L21/20

摘要： 本发明提供了一种半导体器件以及制备方法，在该半导体器件中，第一缓冲层中第一缓变组分的含量在第一方向上逐渐增加从而逐渐缩小了晶格失配，同时第二缓冲层中第一缓变组分的含量在第一方向上逐渐减小从而给后续生长的外延层提供了张应力，进一步降低了缓冲叠层的表面的粗糙度，两者结合实现了位错容纳，将大部分位错和缺陷限制在缓冲叠层中，相比于现有技术，在衬底上生长该缓冲叠层可以得到更高的驰豫和更低的表面粗糙度，为之后半导体器件形成高质量的外延层提供了基础。

公开(公告)号：CN110610984B

公开(公告)日：2023-04-07

申请号：CN201910899940.1

申请日：2019-09-23

申请人： 中国科学院宁波材料技术与工程研究所

发明人： 李润伟 ,  叶俊雅 ,  高双 ,  郭鹏 ,  汪爱英

IPC分类号： H01L29/06 ,  H01L29/10 ,  H01L29/16 ,  H01L29/161 ,  H10K10/46 ,  H01L29/772 ,  H01L21/335

摘要： 本发明提供一种突触晶体管及其制备方法，该突触晶体管包括绝缘衬底以及位于衬底上的沟道材料、源电极、栅电极和漏电极，构成平面三端型结构，沟道材料为非晶碳膜，在沟道区域与部分栅电极区域覆盖有固态电解质，该固态电解质包含对电子绝缘的有机物载体和可移动的离子。该突触晶体管具有高稳定性、低功耗等优点，有利于实现神经形态器件应用。并且，本发明采用在衬底上直接制备非晶碳膜而形成沟道，降低了制备难度，简化了制备工艺，可实现大规模集成突触晶体管，具有良好的应用价值。