公开(公告)号：CN110931507A

公开(公告)日：2020-03-27

申请号：CN201910883506.4

申请日：2019-09-18

Applicant: 夏普株式会社

Inventor： 吉野光 ,  森永润一 ,  菊池哲郎 ,  原健吾

IPC: H01L27/12 ,  H01L21/77 ,  G02F1/1362 ,  G02F1/1333

Abstract: 一种有源矩阵基板的制造方法，包含如下工序：在基板上形成氧化物半导体层、栅极绝缘层及栅极电极；形成具有源极侧开口部和漏极侧开口部的绝缘层；在源极侧开口部内形成源极电极，在漏极侧开口部内形成漏极电极；形成具有第1接触孔的层间绝缘层；在层间绝缘层上和第1接触孔内形成第1透明导电膜；在第1透明导电膜的一部分上使用金属膜形成上部配线部；进行第1透明导电膜的图案化，由此形成像素电极和下部配线部；形成具有第2接触孔的电介质层；以及在电介质层上和第2接触孔内形成共用电极，在从基板的法线方向观看时，第1接触孔的底面与漏极侧开口部的底面至少部分重叠，第2接触孔的底面与源极侧开口部的底面至少部分重叠。

公开(公告)号：CN110783344A

公开(公告)日：2020-02-11

申请号：CN201910671345.2

申请日：2019-07-24

Applicant: 夏普株式会社

Inventor： 原健吾 ,  大东彻 ,  今井元 ,  菊池哲郎 ,  铃木正彦 ,  西宫节治 ,  上田辉幸 ,  山中昌光

IPC: H01L27/12 ,  H01L21/84 ,  G02F1/1362

Abstract: 一种薄膜晶体管基板和薄膜晶体管基板的制造方法，抑制由第2金属膜的蚀刻引起的缺陷的发生。阵列基板具备：半导体膜；第1绝缘膜，其配置于半导体膜的上层侧；第1金属膜，其配置于第1绝缘膜的上层侧；第2绝缘膜，其配置于第1金属膜的上层侧；第2金属膜，其配置于第2绝缘膜的上层侧；源极配线，其包括第2金属膜；栅极电极，其包括第1金属膜；沟道区域，其包括半导体膜的一部分，以与栅极电极重叠的方式配置；源极区域，其是将半导体膜的一部分低电阻化而成的，通过至少在第2绝缘膜开口形成的接触孔连接到源极配线；漏极区域，其是将半导体膜的一部分低电阻化而成的；及像素电极，其是将半导体膜的一部分低电阻化而成的，与漏极区域相连。

公开(公告)号：CN110246900A

公开(公告)日：2019-09-17

申请号：CN201910168669.4

申请日：2019-03-06

Applicant: 夏普株式会社

Inventor： 菊池哲郎 ,  铃木正彦 ,  西宫节治 ,  上田辉幸 ,  山中昌光 ,  大东彻 ,  今井元 ,  原健吾

IPC: H01L29/786 ,  H01L21/336 ,  H01L29/24

Abstract: 提供具备能具有高迁移率和高可靠性的氧化物半导体TFT的半导体装置。半导体装置具备薄膜晶体管，薄膜晶体管的半导体层具有包括包含In、Ga、Zn及Sn的下部氧化物半导体层和配置于下部氧化物半导体层上且包含In、Ga及Zn的上部氧化物半导体层的层叠结构，下部氧化物半导体层的厚度是20nm以下，下部氧化物半导体层中的Sn相对于全部金属元素的原子数比是5％以上，上部氧化物半导体层不包含Sn，或者上部氧化物半导体层中的Sn相对于全部金属元素的原子数比小于下部氧化物半导体层中的Sn相对于全部金属元素的原子数比，下部氧化物半导体层的侧面与下表面之间的第1角度小于上部氧化物半导体层的侧面与下表面之间的第2角度。

公开(公告)号：CN108780620A

公开(公告)日：2018-11-09

申请号：CN201780016987.8

申请日：2017-03-13

Applicant: 夏普株式会社

Inventor： 菊池哲郎 ,  大东彻 ,  今井元 ,  伊藤俊克 ,  越智久雄 ,  北川英树 ,  铃木正彦 ,  上田辉幸 ,  郡司辽佑 ,  原健吾 ,  西宫节治

IPC: G09F9/30 ,  G02F1/1368 ,  H01L21/336 ,  H01L29/786

Abstract: 有源矩阵基板具备：基板(1)；周边电路，其包含第1氧化物半导体TFT(101)；多个第2氧化物半导体TFT(102)，其配置在显示区域内；以及第1无机绝缘层(11)，其覆盖多个第2氧化物半导体TFT(102)，第1氧化物半导体TFT(101)具有：下部栅极电极(3A)；栅极绝缘层(4)；氧化物半导体层(5A)，其配置为隔着栅极绝缘层与下部栅极电极相对；源极电极(7A)和漏极电极(8A)；以及上部栅极电极(BG)，其隔着包含第1无机绝缘层(11)的绝缘层配置在氧化物半导体层(5A)之上，在上部栅极电极(BG)之上，还具有覆盖第1氧化物半导体TFT(101)的第2无机绝缘层(17)。

公开(公告)号：CN102834871B

公开(公告)日：2015-06-10

申请号：CN201180017672.8

申请日：2011-01-06

Applicant: 夏普株式会社

Inventor： 菊池哲郎 ,  田中信也 ,  嶋田纯也 ,  山崎周郎

IPC: G11C19/28 ,  G09G3/20 ,  G09G3/36 ,  G11C19/00

CPC classification number: G11C19/184 ,  G09G3/3677 ,  G09G2310/0267 ,  G09G2310/0286 ,  G11C19/28

Abstract: 将单位电路(11)进行级联，以构成移位寄存器。单位电路(11)所包含的电容(Cap2)的一个电极与晶体管(T2)的栅极端子(节点(N1))相连接，其另一个电极与节点(N2)相连接。在节点(N1)的电位为低电平时，由晶体管(T3～T5)所构成的补偿电路对节点(N2)提供时钟信号(CKB)，在节点(N1)的电位为高电平时，由晶体管(T3～T5)所构成的补偿电路对节点(N2)施加低电平电位。由此，即使在晶体管(T2)的栅极电位随着时钟信号(CK)的变化而发生变化时，也会经由电容(Cap2)来提供抵消该变化的信号，从而使晶体管(T2)的栅极电位保持稳定。由此，来防止输出晶体管的控制端子电位随着时钟信号的变化而发生变化。

公开(公告)号：CN101978505B

公开(公告)日：2013-03-13

申请号：CN200980110296.X

申请日：2009-01-27

Applicant: 夏普株式会社

Inventor： 田中信也 ,  菊池哲郎 ,  今井元 ,  北川英树 ,  片冈义晴

IPC: H01L29/786 ,  G02F1/1368 ,  G09F9/30 ,  H01L21/336

CPC classification number: H01L27/12 ,  G09G3/3677 ,  H01L27/1214 ,  H01L27/124 ,  H01L27/1255 ,  H01L27/13 ,  H01L28/86

Abstract: TFT(61)具备：第1电容(61b)，其由第2电容电极(64a)和连接到源极电极(62)的第1电容电极(62a)形成；第2电容(61c)，其由第3电容电极(62b)和第4电容电极(64b)形成；第1引出配线(62i)；第2引出配线(64h)，其连接到栅极电极(64)；第3引出配线(62j)；第4引出配线(64i)；第1配线(62c)；以及第2配线(64c)。由此，实现即使连接到TFT主体部的电容发生了漏电也难以使TFT整体的成品率降低的TFT。

公开(公告)号：CN102870220A

公开(公告)日：2013-01-09

申请号：CN201180021486.1

申请日：2011-02-23

Applicant: 夏普株式会社

Inventor： 西村淳 ,  北川英树 ,  村井淳人 ,  今井元 ,  田中信也 ,  今出光则 ,  菊池哲郎 ,  嶋田纯也 ,  森本一典

IPC: H01L29/786 ,  G02F1/1345 ,  G02F1/1368 ,  H01L27/146

CPC classification number: H01L29/78663 ,  G02F1/13338 ,  G02F1/13624 ,  G06F3/0412 ,  H01L27/0207 ,  H01L27/0705 ,  H01L27/1222 ,  H01L27/1225 ,  H01L27/124 ,  H01L27/1251 ,  H01L29/78633 ,  H01L29/7869

Abstract: 氧化物TFT元件（3）的源漏电极层（3s、3d）由第一导电层形成，氧化物TFT元件（3）的栅极电极（3g）和a-SiTFT元件（5）的栅极电极（5g）由作为相同导电层的第二导电层形成，a-SiTFT元件（5）的源漏电极层（5s、5d）由第三导电层形成，在绝缘基板（2）叠层各导电层的厚度方向上，上述第三导电层形成于上述第二导电层的上层，上述第一导电层形成于上述第二导电层的下层。因此，能够实现能提高形成于绝缘基板上的晶体管元件的集成度的电路基板。

公开(公告)号：CN102870163A

公开(公告)日：2013-01-09

申请号：CN201180021264.X

申请日：2011-01-28

Applicant: 夏普株式会社

Inventor： 嶋田纯也 ,  田中信也 ,  菊池哲郎 ,  山崎周郎 ,  吉田昌弘 ,  堀内智 ,  小笠原功

IPC: G11C19/00 ,  G09G3/20 ,  G09G3/36

CPC classification number: G11C19/28 ,  G09G3/3677

Abstract: 本发明具有：第i电路部（1a、1b）（i为各个1≤i≤N（N为2以上的整数）的整数），其级联连接有多个移位寄存器级（SR1、SR2、…、SRn），通过上述第i电路部（1a、1b）各自专用的供给配线（10b、10c、10e、10f）被供给驱动各上述移位寄存器级（SR1、SR2、…、SRn）的驱动信号（CKA1、CKA2、CKB1、CKB2）；和上述供给配线（10b、10c、10e、10f）。

公开(公告)号：CN102834871A

公开(公告)日：2012-12-19

申请号：CN201180017672.8

申请日：2011-01-06

Applicant: 夏普株式会社

Inventor： 菊池哲郎 ,  田中信也 ,  嶋田纯也 ,  山崎周郎

IPC: G11C19/28 ,  G09G3/20 ,  G09G3/36 ,  G11C19/00

CPC classification number: G11C19/184 ,  G09G3/3677 ,  G09G2310/0267 ,  G09G2310/0286 ,  G11C19/28

Abstract: 将单位电路(11)进行级联，以构成移位寄存器。单位电路(11)所包含的电容(Cap2)的一个电极与晶体管(T2)的栅极端子(节点(N1))相连接，其另一个电极与节点(N2)相连接。在节点(N1)的电位为低电平时，由晶体管(T3～T5)所构成的补偿电路对节点(N2)提供时钟信号(CKB)，在节点(N1)的电位为高电平时，由晶体管(T3～T5)所构成的补偿电路对节点(N2)施加低电平电位。由此，即使在晶体管(T2)的栅极电位随着时钟信号(CK)的变化而发生变化时，也会经由电容(Cap2)来提供抵消该变化的信号，从而使晶体管(T2)的栅极电位保持稳定。由此，来防止输出晶体管的控制端子电位随着时钟信号的变化而发生变化。

公开(公告)号：CN102428521A

公开(公告)日：2012-04-25

申请号：CN200980159346.3

申请日：2009-12-25

Applicant: 夏普株式会社

Inventor： 菊池哲郎 ,  田中信也 ,  山崎周郎 ,  嶋田纯也

IPC: G11C19/28 ,  G09G3/20 ,  G09G3/36 ,  G11C19/00

CPC classification number: G09G3/20 ,  G09G3/3677 ,  G09G2300/0426 ,  G09G2310/0267 ,  G09G2310/0286 ,  G09G2310/0291 ,  G09G2330/021 ,  G11C19/28

Abstract: 本发明提供移位寄存器。将包括自举电路的单位电路(10)多级连接，构成移位寄存器。在单位电路(10)中，晶体管(11)为导通状态、且时钟信号(CK)为高电平的期间，为时钟通过期间。在一个导通端子与晶体管(11)的栅极连接的晶体管中，使在时钟通过期间栅极被提供低电平电位而成为截止状态、另一个导通端子被施加低电平电位的晶体管(12)、(14)的沟道长度比晶体管(11)的沟道长度长。由此，能够削减时钟通过期间的泄漏电流，抑制晶体管(11)的栅极电位的变动，防止输出信号变钝。