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公开(公告)号：CN105765538A
公开(公告)日：2016-07-13
申请号：CN201480064456.2
申请日：2014-11-07
申请人： 高通股份有限公司
CPC分类号： G06F11/102 , G06F11/1064 , G06F12/00
摘要： 特定设备包括基于电阻的存储器器件、标记随机存取存储器(RAM)、以及位恢复(BR)存储器。基于电阻的存储器器件被配置成存储数据值以及与该数据值相关联的纠错码(ECC)数据。标记RAM被配置成存储将主存储器的存储器地址映射到高速缓存存储器的字线的信息，其中该高速缓存存储器包括基于电阻的存储器器件。BR存储器被配置成存储与该数据值相关联的附加纠错数据，其中BR存储器对应于易失性存储器器件。
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公开(公告)号：CN104298626A
公开(公告)日：2015-01-21
申请号：CN201410332356.5
申请日：2014-07-11
申请人： 索尼公司
CPC分类号： G06F11/1076 , G06F11/1016 , G06F11/1048 , G06F11/1064 , G11B20/1833
摘要： 本发明公开了存储控制设备、存储设备、信息处理系统与存储控制方法。误差检测校正单元从第一存储器读取用于使系统操作的系统信息并且执行误差检测校正处理。控制单元在误差检测校正处理成功的情况下将系统信息提供给主计算机。此外，控制单元在检测校正处理失败的情况下从不同于第一存储器的第二存储器读取系统信息的备份并且将系统信息的备份提供给主计算机。
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公开(公告)号：CN103988184A
公开(公告)日：2014-08-13
申请号：CN201280060309.9
申请日：2012-11-16
申请人： 国际商业机器公司
IPC分类号： G06F12/08
CPC分类号： G06F11/1076 , G06F11/1064 , G06F12/0815 , G06F12/0895 , G11C2029/0411
摘要： 提供用于在系统存储器内高效存储元比特的机制。机制组合L/G比特和SUE比特以形成元比特。机制然后确定高速缓存线在第一数据周期上的本地/全局状态。机制向请求高速缓存转发数据，并且请求高速缓存可以基于高速缓存线的本地/全局状态全局重发请求。机制然后确定高速缓存线在第二或者后续数据周期上的特殊不可纠正错误状态。无论是否全局重发请求，机制都执行错误处理。
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公开(公告)号：CN102138129B
公开(公告)日：2013-06-12
申请号：CN200980133741.4
申请日：2009-06-26
申请人： 飞思卡尔半导体公司
发明人： W·C·莫耶
CPC分类号： G06F12/126 , G06F11/1064 , G06F12/0848
摘要： 在数据处理系统(10)中，处理电路(30)执行多个数据处理指令。统一高速缓存存储器(21)存储由处理电路处理的数据和指令。统一高速缓存存储器包括多个集，每个集具有多路，每一路具有一个或更多个信息字段。高速缓存存储器控制电路(38)具有控制寄存器(48)，用于控制将所述多路中的每一路分配用于下列中的一个：(1)第一类型的信息(数据)、(2)第二类型的信息(指令)、或者(3)第一类型的信息和第二类型的信息两者。高速缓存存储器控制电路(38)进一步基于控制寄存器指示的分配控制，单独地控制从多个错误检测类型选择用于统一高速缓存存储器的每一路的错误检测类型(奇偶校验，ECC)。
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公开(公告)号：CN1975682B
公开(公告)日：2012-10-03
申请号：CN200610147029.8
申请日：2006-11-13
申请人： 国际商业机器公司
发明人： 杰拉尔德·基思·巴特利 , 约翰·迈克尔·博肯哈根 , 丹尼尔·保罗·科尔茨 , 威廉·保罗·霍维斯
IPC分类号： G06F11/10
CPC分类号： G06F11/1064 , G06F12/082
摘要： 提供了一种用于实施目录组织以选择性地优化计算机系统中的性能或可靠性的方法和设备。目录包括用户选择操作模式，包括性能模式和可靠性模式。在可靠性模式中，更多的目录位用于错误校正和检测。在性能模式中，不用于错误校正和检测的回收目录位用于更多的结合。
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公开(公告)号：CN101807165B
公开(公告)日：2012-07-04
申请号：CN201010002811.7
申请日：2010-01-12
申请人： 台湾积体电路制造股份有限公司
发明人： 陈彝梓
CPC分类号： G06F12/0895 , G06F11/073 , G06F11/0751 , G06F11/1064 , Y02D10/13
摘要： 本发明提供了一种用于快速检测缓存命中的系统和方法，用于具有错误校正/检测能力的存储系统。用于确定存储地址的当前缓存状态的电路包括连接至缓冲存储器的错误检测单元、连接至缓冲存储器的比较单元、连接至比较单元的结果单元以及连接至结果单元和错误检测单元的选择单元。错误检测单元计算出现在存储于缓冲存储器中的数据中的错误的标识符，其中，数据与存储地址相关。比较单元将数据与存储地址的一部分进行比较，结果单元基于比较计算一组可能的当前缓存状态，以及选择单元基于标识符从该组可能的高速缓存中状态当前缓存状态选择高速缓存中状态当前缓存状态。
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公开(公告)号：CN101828174B
公开(公告)日：2012-06-13
申请号：CN200880111948.7
申请日：2008-09-29
申请人： 美光科技公司
发明人： 西奥多·T·皮耶克尼 , 维克托·Y·蔡 , 彼得·S·菲利
IPC分类号： G06F13/16
CPC分类号： G06F13/4291 , G06F3/0619 , G06F3/0629 , G06F3/0679 , G06F11/1064 , G06F11/1068 , G11C7/1006 , G11C16/26 , G11C2207/104 , G11C2207/2245 , G11C2216/30
摘要： 本发明揭示一种用于操作NAND存储器装置的方法及系统。所述NAND存储器装置通过将串行外围设备接口信号从主机传输到NAND存储器装置来操作，借此在不将所述信号修改成标准NAND存储器格式的情况下，将所述信号传送到所述NAND存储器装置中的NAND存储器。类似地，本发明揭示一种用于在不将信号从标准NAND格式修改成串行格式的情况下从NAND存储器装置接收信号的方法及系统。所述系统还并入有错误检测及校正技术来检测及校正存储于所述NAND存储器装置中的数据中的错误。
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公开(公告)号：CN102171658A
公开(公告)日：2011-08-31
申请号：CN200980139251.5
申请日：2009-12-10
申请人： 英特尔公司
CPC分类号： G06F11/1012 , G06F11/1064
摘要： 在一个实施例中，一种方法提供了确定事件的发生和未发生中之一，所述发生和未发生中之一导致事件确定，以及处理具有事件比特的码，所述处理根据所述确定和所述码通过如下方式进行：确定所述事件比特是否对应于所述事件确定，以及如果所述事件比特不对应于所述事件确定，则编码所述码以产生对应于所述事件确定的抑制比特。
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公开(公告)号：CN1653553A
公开(公告)日：2005-08-10
申请号：CN03810991.3
申请日：2003-05-15
申请人： 国际商业机器公司
发明人： 塔尔·S·戈登
CPC分类号： G11C15/00 , G06F11/1064
摘要： 公开了一种内容可寻址存储器(CAM) (100)，能够忽略和校正其中包括的比特错误。在一个例证实施例中，所述CAM包括：多个独立的CAM单元(102)，用于存储具有与其相关联的多个比特的代码字。匹配线(MATCHLINE)耦接到所述多个独立CAM单元的每个，并且用于指示与所述所存储的代码字相比较的比较字(104)的匹配状态。所述匹配状态是匹配状态或不匹配状态的反映。检测装置(200)用于每当所述比较字(104)与所述所存储的代码字不匹配N个或更少的比特时将所述匹配线锁存到所述匹配状态，其中N被定义为用于所使用的给定错误检察和校正(ECC)算法的可校正的比特的最大数量。
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公开(公告)号：CN1538298A
公开(公告)日：2004-10-20
申请号：CN200410032913.8
申请日：2004-04-13
申请人： 国际商业机器公司
发明人： 罗伯特·艾伦·卡格诺尼 , 盖伊·林恩·格思里 , 柯克·塞缪尔·利文斯顿 , 威廉·约翰·斯塔克
IPC分类号： G06F11/10
CPC分类号： G06F11/1064 , H03M13/13
摘要： 在诸如高速缓存或系统总线等计算机系统的ECC保护机制中纠正差错的方法，该方法通过把带有N位的数据应用于一个纠错码(ECC)矩阵以产生检错症状，其中该ECC矩阵有多个行和列，以一个给定列对应于数据位的一个位，并且在ECC矩阵中沿每列和每行设置多个选定位，从而使ECC矩阵的编码允许进行N位纠错和(N－1)位检错。在诸如系统总线等ECC保护机制中，一旦检测到阻塞位条件，发送设备能选择发送数据，使得该数据那位的极性总是被翻转到与线上阻塞值的逻辑电平匹配。这一过程允许完全的单个位纠错和双位检测，即使存在阻塞位。
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