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公开(公告)号：CN109074845B
公开(公告)日：2023-07-14
申请号：CN201780025209.5
申请日：2017-03-23
申请人： GSI 科技公司
摘要： 一种用于关联存储器阵列的方法，包括：将矩阵的每个列存储在关联存储器阵列的相关联的列中，其中，矩阵的行j中的每个比特被存储在阵列的行R‑矩阵‑行‑j中；将向量存储在每个相关联的列中，其中，来自向量的比特j被存储在阵列的R‑向量‑比特‑j行中。该方法包括同时激活向量‑矩阵行对R‑向量‑比特‑j和R‑矩阵‑行‑j以并发地接收所有相关联的列上的布尔函数的结果，使用该结果来计算向量‑矩阵行对之间的乘积，并且将乘积写入阵列中的R‑乘积‑j行。
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公开(公告)号：CN106462798A
公开(公告)日：2017-02-22
申请号：CN201580014704.7
申请日：2015-04-15
申请人： 英特尔公司
发明人： M.阿帕里乔四世
CPC分类号： G06N3/049 , G06N3/0445 , G11C15/00
摘要： 将多个输入存储到人工神经元中的方法、系统和计算机程序产品，所述人工神经元包括各自具有多个树突隔室的多个树突。操作包括：如远端突触激活那样计算重合检测，所述远端突触激活从所述树突隔室中更近端的树突隔室流到人工神经元胞体；响应于根据在所述树突隔室中包括非零接收性的对应一个树突隔室处所接收的非零激活值输入的重合检测而生成树突动作电位；以及响应于生成树突动作电位，使激活值和接收性递减，并且将递减的激活值传递到所述树突隔室中的下一个。
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公开(公告)号：CN103400597B
公开(公告)日：2016-04-20
申请号：CN201310316948.3
申请日：2013-07-25
申请人： 安徽大学
IPC分类号： G11C15/00
摘要： 本发明公开了一种超低功耗混合型内容可寻址存储器，其字结构控制电路（102′）的电路结构包括：第四PMOS晶体管（P4）、第四NMOS晶体管（N4）和第二NMOS晶体管（N2）依次串联于正电压输入端和负电压输入端之间；与非型块（101）中的第一匹配线（ML1）通过反相器（F）与第二NMOS晶体管（N2）电连接；或非型块（103）中的第二匹配线（ML2）分别与第四PMOS晶体管（P4）、第四NMOS晶体管（N4）和第三NMOS晶体管（N3）电连接；字结构匹配线（ML）由第四PMOS晶体管（P4）和第四NMOS晶体管（N4）之间引出。本发明不仅能够避免在预充阶段产生直流功耗、改善预充能力，而且能够大幅削减甚至消除字结构匹配线ML上的电平抖动，从而保证了字结构匹配线ML上输出结果的准确性。
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公开(公告)号：CN104871248A
公开(公告)日：2015-08-26
申请号：CN201380066504.7
申请日：2013-12-20
申请人： 高通股份有限公司
CPC分类号： G11C11/16 , G11C11/1653 , G11C2211/5643 , Y10T29/49117
摘要： 用于集成式磁阻随机存取存储器(MRAM)模块的系统和方法。集成电路包括集成在第一芯片上的没有末级高速缓存的处理器、集成在第二芯片上的包括MRAM末级高速缓存和MRAM主存储器的MRAM模块，其中该MRAM模块是制造为单片封装或多个封装的统一结构。第二封装进一步包括存储器控制器逻辑。简化的接口结构配置成耦合第一和第二封装。该MRAM模块设计成实现高速度、高数据保持性、MRAM末级高速缓存与MRAM主存储器之间的进取式预取、改进的页处置、以及改进的可伸缩性。
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公开(公告)号：CN104285213A
公开(公告)日：2015-01-14
申请号：CN201380025240.0
申请日：2013-05-02
申请人： 阿尔卡特朗讯公司
发明人： T·J·柯克坦
IPC分类号： G06F12/02 , G11C15/00 , H04L12/771
CPC分类号： H04L45/7457 , H04L49/3009
摘要： 本发明的实施方式是针对路由选择系统中对于最长前缀匹配的TCAM。该TCAM包括多个记录，其一部分被配置成一个或多个地址簇，每个所述簇对应于相应的IP地址前缀长度，并且，其另一部分被配置成自由空间簇，该自由空间簇不对应于任何IP地址前缀长度。
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公开(公告)号：CN103473181A
公开(公告)日：2013-12-25
申请号：CN201310403763.6
申请日：2008-01-24
申请人： 海坎普系统股份有限公司
发明人： 大卫·R·谢里登
CPC分类号： G06F3/064 , G06F3/0604 , G06F3/0631 , G06F3/0673 , G06F12/0223 , G06F12/023 , G06F12/0261 , G06F12/0815 , G06F12/10 , G06F12/109 , G06F2212/1044 , G06F2212/621 , G11C15/00 , G11C15/04
摘要： 改进的存储器管理根据分级式不可变内容可寻址存储器处理器(HICAMP)体系结构来提供。在HICAMP中，物理存储器被组织为两个或更多物理存储器块，每个物理存储器块具有固定的存储容量。对在任何时间点哪个物理存储器块中是现用的指示被提供。存储器控制器提供无重复写能力，其中将即将写至物理存储器的数据与写时刻的所有现用物理存储器块的内容相比较来确保在完成无重复写之后没有两个现用存储器块具有相同的数据。
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公开(公告)号：CN101432970B
公开(公告)日：2012-11-14
申请号：CN200680054421.6
申请日：2006-04-28
申请人： 英特尔公司
CPC分类号： H03M13/1122 , G11C11/56 , G11C15/00 , H03M13/1117 , H03M13/3723
摘要： 使用在多次解码迭代中更新的多值阈方案提供一种用于低密度奇偶校验码(LDPC)的消息传递解码器。在一实施例中，使用最小和原理实现校验节点处理，从而对于奇偶校验矩阵的每个对应行，确定位可靠性值中的第一和第二最小值。解码器的每个行包括由行控制部件控制的一个或多个关联处理部件以用于确定两个最小值。每个列包括一个或多个关联处理部件、输入处理部件和列控制部件以用于确定硬决策位。使用处理部件来构造解码器可以减少门计数，并且减少用于对部件进行耦合的互连。
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公开(公告)号：CN101630529A
公开(公告)日：2010-01-20
申请号：CN200810137731.5
申请日：2008-07-18
申请人： 瑞昱半导体股份有限公司
发明人： 江明澄
摘要： 一种内容可寻址存储器，包含一第一内容可寻址存储单元及一第二内容可寻址存储单元。该第一内容可寻址存储单元储存一第一数据位，并比较该第一数据位与一第一搜寻位以决定是否匹配。该第二内容可寻址存储单元储存一第二数据位，并比较该第二数据位与一第二搜寻位以决定是否匹配。其中，该第一内容可寻址存储单元包含一第一逻辑电路，该第二内容可寻址存储单元包含一第二逻辑电路，且该第一逻辑电路与该第二逻辑电路形成一静态互补式金属氧化物半导体逻辑电路。
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公开(公告)号：CN100576339C
公开(公告)日：2009-12-30
申请号：CN200710085292.3
申请日：2000-07-12
申请人： 特雷斯斯踏控股有限责任公司
摘要： 本发明在高密度内容可寻址存储器中检测查找数据与存储数据之间的多重匹配。从匹配线得到输入信号，使得所述输入信号开始从预定的预充电电平向由匹配情况的数目决定的放电电平放电。产生参考信号、使得它在同一时间从相同的预充电电平开始向参考电平放电，参考电平在与单匹配和双重匹配情况相对应的两个放电电平之间。此后不久激活锁存差动放大器以比较输入信号和参考信号，从而提供在匹配线上发生的是多重匹配、单匹配还是无匹配的指示，此后去活所述放大器。所公开的电路具有检测相对较快和电流消耗低的特点。
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公开(公告)号：CN100437828C
公开(公告)日：2008-11-26
申请号：CN02106207.2
申请日：2002-04-03
申请人： 睦塞德技术公司
发明人： 理查德·福斯
IPC分类号： G11C15/00
CPC分类号： G11C15/04
摘要： 一种三态内容寻址存储(CAM)单元，包括一对静态随机存取存储(SRAM)单元，它们每个都包括一对用于存储数据值的交叉连接的反相器，和一对用于存取位线互补对的存取器件。CAM单元进一步包括一对比较电路，各用于比较被存储在所述SRAM单元中的所述数据值和在相应搜索线上提供的搜索数据值。CAM单元有相等数目的n沟道器件和P沟道器件。CAM单元用P沟道晶体管作为至SRAM单元的存取晶体管，以改善单元阵列的布局效率。这种实现，确保每个单元有均衡数目的P沟道和n沟道器件，同时仍提供优良的功能特征。
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