公开(公告)号：CN111129302A

公开(公告)日：2020-05-08

申请号：CN201910992857.9

申请日：2019-10-18

Applicant: 拉碧斯半导体株式会社

Inventor： 柴田宽

IPC: H01L49/02

Abstract: 本发明提供在半导体晶圆形成沟槽型电容的情况下，即使在形成了许多的沟槽的情况下也能够抑制该半导体晶圆的翘曲并且抑制制造工序中的沟槽的侧壁的图案倾倒的半导体晶圆的制造方法以及半导体装置。包含在半导体晶圆10的主面内形成多个沟槽型电容的工序的半导体晶圆的制造方法利用在内部包含单位沟槽型电容的晶胞12构成多个沟槽型电容的各个，并且使多个沟槽型电容的沟槽14的布局图案的、规定的方向的长度的成分与和规定的方向交叉的方向的长度的成分在规定的允许范围内相等。

公开(公告)号：CN110896516A

公开(公告)日：2020-03-20

申请号：CN201910863095.2

申请日：2019-09-12

Applicant: 拉碧斯半导体株式会社

Inventor： 赤堀博次

IPC: H04R3/12 ,  H04R29/00

Abstract: 本发明提供一种半导体装置和声音输出装置，其能够以规模比较小的电路进行精细的故障检测并且能够支持各种信号形式。包括：声音源再生部(11)，其对声音源(14)进行再生并输出再生信号；放大部(12、13A)，其将再生信号进行放大，并作为由扬声器(30)转换为声音的输出信号进行输出；以及故障检测部(20A)，其用于检测放大部(12、13A)的故障，具备第一转换电路(21A)、第二转换电路(22A)、比较电路(24)及判定电路(26)，该第一转换电路(21A)将再生信号与预先决定的第一阈值进行比较并对再生信号的波形进行转换，而作为转换再生信号进行输出，该第二转换电路(22A)将输出信号与预先决定的第二阈值进行比较并对输出信号的波形进行转换，而作为转换输出信号进行输出，该比较电路(24)将转换再生信号与转换输出信号进行比较，该判定电路(26)对比较电路的输出进行判定。

公开(公告)号：CN105280557B

公开(公告)日：2020-02-14

申请号：CN201510360218.2

申请日：2015-06-26

Applicant: 拉碧斯半导体株式会社

Inventor： 鸣泽拓郎

IPC: H01L21/822 ,  H01L23/58

Abstract: 本发明涉及半导体装置的制造方法和半导体装置。提供一种增加静电电容并且抑制耐压的劣化的半导体装置的制造方法和半导体装置。包含：在基板上形成下层电极的工序；覆盖下层电极的周围和下层电极的上表面端部来形成第一绝缘膜的工序；沿着下层电极的上表面端部以外的上表面中央部和第一绝缘膜的侧面和上表面形成第二绝缘膜的工序；以及在第二绝缘膜上形成上层电极的工序。

公开(公告)号：CN110739022A

公开(公告)日：2020-01-31

申请号：CN201910654135.2

申请日：2019-07-19

Applicant: 拉碧斯半导体株式会社

Inventor： 冈田敏治

IPC: G11C29/10 ,  G11C29/14 ,  G11C29/18

Abstract: 本发明涉及半导体存储器装置。提供了能够在短时间内输出示出存储器单元的通常块和缺陷块的配置关系的数据序列的半导体存储器装置。具有：存储器部，包括具有每一个由多个存储器单元构成的多个存储器块的通常存储器区域、以及具有用于置换多个存储器块之中的作为包括缺陷单元的存储器块的缺陷块的冗余块的冗余存储器区域；存储部，将示出通常存储器区域中的缺陷块的位置的缺陷地址信息与作为该缺陷块的置换对象的冗余块的位置对应起来存储；以及输出电路，根据数据读出信号，基于存储部中存储的信息，输出示出通常存储器区域的至少一部分的区域中的缺陷块与缺陷块以外的块的配置关系的由2值的数据构成的数据序列。

公开(公告)号：CN104517651B

公开(公告)日：2020-01-24

申请号：CN201410514791.X

申请日：2014-09-30

Applicant: 拉碧斯半导体株式会社

Inventor： 松本拓也 ,  宫崎聪司 ,  前田智行

IPC: G11C16/26 ,  G06F12/02

Abstract: 本发明涉及能从半导体存储器高速地检索消去次数最小的区块的半导体装置以及半导体存储器中的消去次数的检索方法。本发明根据检索开始命令，生成由每个区块的地址的系列构成的读出地址信号，通过将该读出地址信号供给到区块管理存储器，从而从区块管理存储器连续地读出与各区块对应的消去次数数据片的系列。然后，在从区块管理存储器读出的消去次数数据片示出比最小消去次数数据片小的消去次数的情况下，导入并保持该消去次数数据片，将其作为上述最小消去次数数据片输出，并且导入并保持读出地址信号，将由该读出地址信号示出的地址作为最小消去次数地址输出。

公开(公告)号：CN104821158B

公开(公告)日：2019-12-24

申请号：CN201510047954.2

申请日：2015-01-30

Applicant: 拉碧斯半导体株式会社

Inventor： 石井宏明

IPC: G09G3/36

Abstract: 本发明涉及显示设备的驱动器。其目的在于提供一种能抑制噪声的产生并适合于各种显示设备的规格的显示设备的驱动器。将从第1～第N锁存器输出的像素数据片所对应的电压施加于显示设备的数据线的每一个，所述第1～第N锁存器将示出每个像素的辉度级别的N个像素数据片与分别具有不同的沿定时的第1～第N导入时钟信号同步地导入。此时，将形成于N级移位寄存器的第1～第N触发器的每一个的输出作为第1～第N导入时钟信号分别供给到第1～第N锁存器，所述N级移位寄存器使与视频信号中的水平同步信号同步的单一脉冲的加载信号与经外部供给的基准定时信号同步地依次移位并导入到次级。

公开(公告)号：CN110533124A

公开(公告)日：2019-12-03

申请号：CN201910417702.2

申请日：2019-05-20

Applicant: 拉碧斯半导体株式会社

Inventor： 四辻哲章

IPC: G06K17/00 ,  G06K19/07 ,  H03K17/567

Abstract: 本发明提供一种可抑制电路规模的增大且在规定期间内保持旗标的旗标保持电路以及旗标保持方法。旗标保持电路具有：连接于电压提供线且根据输入信号而将电容器充电的旗标设定部、基于电容器的充电电压来输出表示0或1的输出信号的旗标判定部、及将电容器放电的放电部。旗标设定部包含：泄漏抑制开关，第一端连接于旗标判定部与放电部之间的连接线，第二端根据输入信号的信号电平而连接于电压提供线或接地线，根据向控制端提供的泄漏控制信号而将电压提供线或接地线与连接线连接或切断；及泄漏抑制开关控制部，根据时钟信号而生成信号电平变化为比电源电压更大的值的泄漏控制信号，并提供给泄漏抑制开关的控制端。

公开(公告)号：CN110400796A

公开(公告)日：2019-11-01

申请号：CN201910312859.9

申请日：2019-04-18

Applicant: 拉碧斯半导体株式会社

Inventor： 黒木康平

IPC: H01L25/18 ,  H01L23/31 ,  H01L21/56 ,  H01L21/60 ,  H01L23/482 ,  H01L23/488

Abstract: 本发明提供一种通过促进密封树脂对形成于半导体芯片间的间隙的填充来提高半导体芯片间的接合的可靠性的半导体装置及半导体装置的制造方法。本发明的半导体装置包括：第一半导体芯片，在表面具有多个第一电极；第二半导体芯片，与第一半导体芯片的表面隔着间隙而配置，具有内周区域及外周区域，所述内周区域在表面具有连接于各第一电极的多个第二电极，所述外周区域包围内周区域，具有比内周区域的厚度薄的厚度；以及密封树脂，分别填充于第一半导体芯片的表面与内周区域之间、及第一半导体芯片的表面与外周区域之间。

公开(公告)号：CN103916346B

公开(公告)日：2019-10-25

申请号：CN201310734192.4

申请日：2013-12-27

Applicant: 拉碧斯半导体株式会社

Inventor： 赤堀博次

IPC: H04L27/00 ,  H04B1/38 ,  G06F13/42

Abstract: 本发明的目的在于，提供一种不会使进行数据通信的信息处理装置的工作效率降低，而能经由规定了响应期间的通信接口传输信息数据的数据通信系统、半导体装置以及数据通信方法。当第一信息处理装置中包含的第一控制器送出请求规定数据处理的执行的请求信号时，第一信息处理装置中包含的第一通信接口部，根据这样的请求信号的一个对第一控制器进行伪响应的同时，将该请求信号发送到第二信息处理装置侧。当接收到该请求信号时，第二信息处理装置进行由这样的请求信号表示的规定的信息处理，并将其结果作为响应数据向第一信息处理装置侧回信。此时，第一信息处理装置的第一通信接口部将接收到的响应数据储存于存储器的同时，在向存储器的响应数据的储存结束后，根据从第一控制器送出的第二次以后发出的请求信号，从该存储器读出响应数据并供给第一控制器。

公开(公告)号：CN110209609A

公开(公告)日：2019-09-06

申请号：CN201910136373.4

申请日：2019-02-25

Applicant: 拉碧斯半导体株式会社

Inventor： 篠田建

IPC: G06F13/16 ,  G06F13/42 ,  H03M9/00

Abstract: 本发明提供一种在串行方式的存储器中可迅速地进行从写入访问转变至读出访问的串行接口电路、半导体装置以及串行并行转换方法。本发明在接收包含串行形态位串的串行信号并将其转换成并行形态而获得并行位群时，生成分别表示各相差位串的1位周期的时机的第1～第n(n为2以上的整数)个时机信号。在第1～第t(t为未满n的整数)个时机信号的时机保持串行信号中所包含位串中的各位，并设为待机位群，在第(t+1)～第n个时机信号的任一个时机信号的时机取入待机位群，并将其设为并行位群的一部分，进而在第(t+1)～第n个时机信号的时机保持串行信号中所包含位串中的各位，并将所保持的位群设为并行位群的另一部分。