公开(公告)号：CN104700888A

公开(公告)日：2015-06-10

申请号：CN201410743598.3

申请日：2014-12-08

申请人： 台湾积体电路制造股份有限公司

发明人： 林子贵 ,  廖宏仁 ,  陈炎辉 ,  吴经纬

IPC分类号： G11C11/413 ,  G11C11/417

CPC分类号： G11C7/1075 ,  G11C11/413 ,  H01L27/11 ,  H01L2924/0002

摘要： 一种三端口三维位单元，通常包括设置在第一层级上的单元的读部分。读部分包括多个读端口元件。三端口位单元还包括设置在相对于第一层级垂直堆叠的第二层级上单元的写部分。第一层级和第二层级使用至少一个通孔耦合。写部分包括多个写端口元件。本发明还提供了三维三端口位单元的组装方法。

公开(公告)号：CN104376870A

公开(公告)日：2015-02-25

申请号：CN201410397457.0

申请日：2014-08-13

申请人： 阿尔特拉公司

发明人： D·刘易斯

IPC分类号： G11C11/413

CPC分类号： G06F1/08 ,  G11C7/1075 ,  G11C7/222

摘要： 本发明提供了一种具有危害预测和预防电路系统的集成电路。危害预测电路系统可预测在两个周期信号之间的未来危害状况，并且危害预防电路系统可选择性地延迟两个周期信号中的至少一个，以避免预测的危害状况。使用仲裁电路，单端口存储器单元可提供多端口存储器功能，其中仲裁电路包括危害预测和预防电路系统并且从至少两个请求生成器中接收存储器访问请求。仲裁电路可以以同步模式操作，并且基于预定的逻辑表执行端口选择。仲裁电路也可以以异步模式操作，并且仲裁电路一接收到存储器访问请求就将其执行。用危害预测和预防电路系统可避免通过从至少两个请求生成器中同时接收存储器访问请求而导致的亚稳态。

公开(公告)号：CN102436427B

公开(公告)日：2014-10-08

申请号：CN201110348281.6

申请日：2011-11-07

申请人： 华为技术有限公司

发明人： 吕晖 ,  熊涛

IPC分类号： G06F13/16 ,  G06F12/02

CPC分类号： G11C7/1075 ,  G06F12/0292 ,  G06F12/0692 ,  G06F2212/1044

摘要： 本发明公开了一种数据读写方法和存储设备，属于存储器领域。包括：根据欲实现的伪双口/双口存储器的容量规格M×W以及单口存储器的数量N+1，确定单口存储器的容量规格、以及主存储器查找表和备用存储器查找表，以M/N个存储单元为单位，将主存储器和备用存储器查找表中每一个单位对应的存储单元初始化为不同的值，分别用于指示不同的单口存储器；当同时有读操作和写操作，并且读和写地址在主存储器查找表中对应的值相等时，从主存储器查找表的读地址指示的有效的单口存储器读取数据，往备用存储器查找表的写地址指示的备用的单口存储器写入数据，标识写地址的有效数据和空闲数据所在的单口存储器。本发明通过上述方案，大幅度地减少了存储器的面积。

公开(公告)号：CN103988262A

公开(公告)日：2014-08-13

申请号：CN201280060340.2

申请日：2012-12-06

申请人： 莫塞德技术公司

发明人： 潘弘柏

IPC分类号： G11C7/10 ,  G11C16/06

CPC分类号： G11C7/1003 ,  G06F13/1668 ,  G11C7/1075

摘要： 一种存储装置，包括第一控制输入端口、第二控制输入端口、第三控制输入端口、数据输入端口、数据输出端口、内部存储器和控制电路。控制电路响应于第一控制输入端口上的控制信号，经由数据输入端口捕获命令和地址信息。当命令是读命令时，控制电路还响应于第二控制输入端口上的读控制信号，将与地址信息相关联的数据从内部存储器传输到数据输出端口上。当命令是写命令时，控制电路响应于第三控制输入端口上的写控制信号，在与地址信息相关联的位置处将经由数据输入端口捕获的数据写入内部存储器。

公开(公告)号：CN101548329B

公开(公告)日：2013-09-25

申请号：CN200780045070.7

申请日：2007-12-10

申请人： 莫塞德技术公司

发明人： 潘弘柏 ,  吴学俊 ,  金镇祺

IPC分类号： G11C7/10 ,  G11C11/34 ,  H03M9/00

CPC分类号： G11C7/1045 ,  G11C7/1006 ,  G11C7/1051 ,  G11C7/1075 ,  G11C7/1078 ,  G11C2207/107

摘要： 本发明提供了一种方法和系统，其允许使用串行存取或者使用并行存取来执行存取一个或者多个存储体的方法。在串行模式中，每一链路作为独立的串行链路操作。相反，在并行模式期间，链路作为并行链路共同操作。其中，在串行模式中，对于每一链路独立地接收输入和输出控制，在并行模式期间，所有的链路共同使用单组输入和输出控制。

公开(公告)号：CN101641745B

公开(公告)日：2013-06-12

申请号：CN200880009109.4

申请日：2008-03-21

申请人： 晶像股份有限公司

发明人： 金成骏 ,  李东润 ,  金殷九

IPC分类号： G11C5/14

CPC分类号： G06F1/3275 ,  G06F1/3225 ,  G11C7/1075 ,  G11C7/22 ,  Y02D10/14 ,  Y02D50/20

摘要： 提供了一种用于渐进地降低串行存储器设备的功耗的方法和系统，称为功率控制系统。该功率控制系统监控多端口串行存储器的端口，从而可基于每个端口来启用和停用它们。当端口上没有发送或接收数据时，采取一系列步骤来渐进地对该端口的各部分减少供电，从而使该端口进入低功率状态。通过停用某些端口和将端口置于低功率状态，显著减少了串行端口存储器的总功耗。

公开(公告)号：CN102999455A

公开(公告)日：2013-03-27

申请号：CN201210331469.4

申请日：2012-09-07

申请人： 阿尔特拉公司

发明人： R·R-H·胡 ,  俞海明 ,  H-Y·H·周

IPC分类号： G06F13/18

CPC分类号： G11C7/1075

摘要： 本发明提供一种具有存储器单元的集成电路。该存储器单元可以是用于提供多端口存储器功能的单端口存储器单元。该集成电路可以包括仲裁电路，该仲裁电路可操作用于从至少第一请求产生器和第二请求产生器接收存储器存取请求。该仲裁电路可以配置为在同步模式和异步模式下操作。在同步模式下操作的仲裁电路可以基于预定的逻辑表进行端口选择。在异步模式下操作的仲裁电路可以在存储器请求被仲裁电路接收到时立即执行存储器请求。在当前存储器存取被进行时接收的请求可以被挂起直至当前存储器存取完成为止。

公开(公告)号：CN101176160B

公开(公告)日：2012-12-05

申请号：CN200680016709.4

申请日：2006-05-02

申请人： 英特尔公司

发明人： R·奥斯博恩

IPC分类号： G11C7/10 ,  G11C5/06

CPC分类号： G11C5/00 ,  G11C7/1051 ,  G11C7/1075 ,  G11C7/1078

摘要： 在一些实施例中，芯片包括存储核心、控制电路以及第一端口、第二端口和第三端口。第一端口仅接收信号，第二端口仅提供信号，且控制电路控制第三端口是仅接收信号还是仅提供信号。描述了其它实施例并要求权利。

公开(公告)号：CN102667942A

公开(公告)日：2012-09-12

申请号：CN201080051994.X

申请日：2010-09-23

申请人： 飞思卡尔半导体公司

发明人： R·谷珀塔 ,  D·R·比尔登 ,  R·拉玛拉朱

IPC分类号： G11C7/10 ,  G11C7/12 ,  G11C8/08

CPC分类号： G11C7/1006 ,  G11C7/1075 ,  G11C7/18 ,  G11C19/00 ,  G11C19/28

摘要： 本发明涉及一种存储器装置及其方法。存储器比特单元（20）的阵列（10）可操作用来提供具有数据移位能力的存储器装置（930），使得数据可以被灵活地存储并以并行和串行的方式从存储器装置检索。因此，存储器阵列（940）可以用于常规的存储器存储操作，并且还用于提供用于存储的数据元素的布置的变更的操作，诸如矩阵操作。

公开(公告)号：CN101483061B

公开(公告)日：2012-06-06

申请号：CN200910002614.2

申请日：2009-01-09

申请人： 尔必达存储器株式会社

发明人： 松井义德

IPC分类号： G11C7/10 ,  G11C8/12 ,  G06F13/16

CPC分类号： G11C7/1075

摘要： 本发明提供一种半导体存储装置和包括该半导体存储装置的数据处理系统。一种半导体装置，包括多个存储单元阵列、多个端口、多个内部地址生成电路以及控制器。多个内部地址生成电路可以生成多个存储单元阵列的第一和第二存储单元阵列的第一和第二内部地址。第一内部地址可以指定第一存储单元阵列的第一区域。第二内部地址可以指定第二存储单元阵列的第二区域。控制器从第一区域按顺序地读出一系列数据，并且将该读出的系列数据按顺序地写入至第二区域而不将该读出的系列数据传输至多个端口。