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    具有电流泄漏减小设计的半导体集成电路
    1.
    发明授权
    具有电流泄漏减小设计的半导体集成电路 失效

    公开(公告)号：CN101278248B

    公开(公告)日：2011-07-27

    申请号：CN200680036477.9

    申请日：2006-08-29

    申请人： 莫塞德技术公司

    发明人： 吴学俊

    IPC分类号： G05F1/10 ,  H01L23/58 ,  H01L27/00 ,  H03K17/14 ,  H03K19/0948

    CPC分类号： H03K19/0016 ,  H01L27/092 ,  H01L2924/0002 ,  H01L2924/00

    摘要： 半导体集成电路包括CMOS受控反相器，该反相器包括串联的PMOS和NMOS晶体管。所述NMOS晶体管的源极通过用于电压VSS的功率选通的附加的NMOS晶体管耦合至接地线。所述PMOS晶体管的源极可通过用于电压VDD的功率选通的附加的PMOS晶体管耦合至电源线。所述反相器接收输入信号IN以及早于所述输入信号转变的互补形式。响应所述输入信号，所述反相器产生输出信号。接收所述输出信号和所述互补输入信号的NAND门控制了功率选通NMOS晶体管。接收所述输出信号和互补输入信号的NOR门控制功率选通PMOS晶体管。通过输出信号和互补输入信号的反馈，执行至CMOS反相器的功率选通，实现了通过CMOS受控反相器的电流泄漏的减小。通过功率选通晶体管进行的自泄漏减小可应用于另一类型的逻辑门，例如NAND、NOR和异或、AND、OR。

    用于自刷新存储器单元的动态随机存取存储器设备及方法
    2.
    发明授权
    用于自刷新存储器单元的动态随机存取存储器设备及方法 失效

    公开(公告)号：CN101300641B

    公开(公告)日：2011-05-11

    申请号：CN200680040549.7

    申请日：2006-10-12

    申请人： 莫塞德技术公司

    发明人： 吴学俊

    IPC分类号： G11C11/406

    CPC分类号： G11C11/406 ,  G11C7/04 ,  G11C11/40615 ,  G11C11/40626

    摘要： 本发明公开一种在自刷新模式和常规模式下运行的具有存储器单元的动态随机存取存储器(DRAM)。在自刷新模式的运行中，模式探测器提供自刷新模式信号。其包括用于产生与自刷新模式信号无关的振荡信号的自激振荡器。响应振荡信号，自请求控制器在自刷新模式中提供自刷新请求信号。自刷新信号和自刷新模式信号异步，并且被提供到地址电路，用来选择字线以刷新其中的存储器单元。自刷新请求控制器包括逻辑电路，用于在振荡信号和自刷新模式信号的启动激活边沿之间仲裁时序，并且在自刷新模式进入和退出时，提供自刷新请求和停止该请求，而无视自刷新模式信号和振荡信号的冲突。该DRAM设备在可变的DRAM单元保持时间内运行并获得可靠的自刷新。

    具有电流泄漏减小设计的半导体集成电路
    4.
    发明公开
    具有电流泄漏减小设计的半导体集成电路 失效

    公开(公告)号：CN101278248A

    公开(公告)日：2008-10-01

    申请号：CN200680036477.9

    申请日：2006-08-29

    申请人： 莫塞德技术公司

    发明人： 吴学俊

    IPC分类号： G05F1/10 ,  H01L23/58 ,  H01L27/00 ,  H03K17/14 ,  H03K19/0948

    CPC分类号： H03K19/0016 ,  H01L27/092 ,  H01L2924/0002 ,  H01L2924/00

    摘要： 半导体集成电路包括CMOS受控反相器，该反相器包括串联的PMOS和NMOS晶体管。所述NMOS晶体管的源极通过用于电压VSS的功率选通的附加的NMOS晶体管耦合至接地线。所述PMOS晶体管的源极可通过用于电压VDD的功率选通的附加的PMOS晶体管耦合至电源线。所述反相器接收输入信号IN以及早于所述输入信号转变的互补形式。响应所述输入信号，所述反相器产生输出信号。接收所述输出信号和所述互补输入信号的NAND门控制了功率选通NMOS晶体管。接收所述输出信号和互补输入信号的NOR门控制功率选通PMOS晶体管。通过输出信号和互补输入信号的反馈，执行至CMOS反相器的功率选通，实现了通过CMOS受控反相器的电流泄漏的减小。通过功率选通晶体管进行的自泄漏减小可应用于另一类型的逻辑门，例如NAND、NOR和异或、AND、OR。

    具有功率节省特性的非易失性半导体存储器设备
    5.
    发明授权
    具有功率节省特性的非易失性半导体存储器设备 失效

    公开(公告)号：CN101903953B

    公开(公告)日：2013-12-18

    申请号：CN200880121408.7

    申请日：2008-09-15

    申请人： 莫塞德技术公司

    发明人： 吴学俊

    IPC分类号： G11C11/413 ,  G11C11/4193 ,  G11C7/20

    CPC分类号： G06F1/3203 ,  G06F1/3275 ,  G11C16/16 ,  G11C16/32 ,  Y02D10/14

    摘要： 一种非易失性半导体存储器设备，包括(i)接口，具有用于接收输入时钟的输入和用于接收控制器发出的命令的一组数据线，该命令包括擦除命令；(ii)具有反馈回路配置的电路部件的模块，该模块由基准时钟驱动；(iii)可以可控地在基准时钟跟随输入时钟的第一状态和基准时钟和输入时钟解耦合的第二状态之间转换的时钟控制电路；和(iv)命令处理单元，配置为识别命令，并且使得时钟控制电路响应于识别擦除命令从第一状态转换为第二状态。相比于当基准时钟跟随输入时钟时，当基准时钟和输入时钟解耦合时，模块消耗更少的功率。

    具有多个存储装置的系统中的状态指示
    7.
    发明公开
    具有多个存储装置的系统中的状态指示 无效 转让

    公开(公告)号：CN102859599A

    公开(公告)日：2013-01-02

    申请号：CN201180019962.6

    申请日：2011-04-19

    申请人： 莫塞德技术公司

    发明人： R·舒茨 ,  吴学俊 ,  潘弘柏

    IPC分类号： G11C7/10 ,  G11C11/4096 ,  G11C16/06

    CPC分类号： G11C7/1063 ,  G11C16/06

    摘要： 公开了具有多个存储装置的系统中的状态指示。该系统中的存储装置包括多个用于与数据总线连接的数据引脚。该存储装置还包括用于与独立于数据总线之外的状态线连接的状态引脚。该存储装置还包括第一电路，用于在具有第一持续时间的存储器操作完成时，生成具有比第一持续时间短得多的第二持续时间的选通脉冲。该选通脉冲提供该存储器操作完成的指示。该存储装置还包括第二电路，用于将所述选通脉冲经由状态引脚输出到状态线上。

    菊花链级联设备
    8.
    发明公开
    菊花链级联设备 失效

    公开(公告)号：CN102750975A

    公开(公告)日：2012-10-24

    申请号：CN201210074088.2

    申请日：2006-09-29

    申请人： 莫塞德技术公司

    发明人： 潘弘柏 ,  金镇祺 ,  吴学俊

    IPC分类号： G11C7/10 ,  G11C16/10 ,  G11C16/26

    CPC分类号： G11C7/10 ,  G06F12/0623 ,  G06F13/4247 ,  G06F13/4256 ,  G11C5/066 ,  G11C16/06

    摘要： 本发明提供一种以菊花链级联排列串行耦合设备的技术。设备以菊花链级联排列被耦合，以使得第一设备的输出被耦合到在菊花链中第二设备的输入，从而提供信息的传送，如从第一设备向第二设备传送数据、地址和命令信息，以及控制信号。以菊花链级联耦合的设备包括串行输入(SI)和串行输出(SO)。信息通过SI输入到设备。信息通过SO从设备输出。菊花链级联中在先设备的SO被耦合到菊花链级联中在后设备的SI。通过设备的SI输入到在先设备的信息经过设备传送，并通过设备的SO输出设备。信息然后通过在先设备的SO与在后设备的SI之间的连接传送到在后设备的SI。

    具有低功耗的自刷新半导体集成电路
    9.
    发明授权
    具有低功耗的自刷新半导体集成电路 有权

    公开(公告)号：CN101317232B

    公开(公告)日：2012-09-05

    申请号：CN200680044743.2

    申请日：2006-11-30

    申请人： 莫塞德技术公司

    发明人： 吴学俊

    IPC分类号： G11C11/4063 ,  G11C11/4074 ,  G11C11/4093

    CPC分类号： G11C11/406 ,  G11C8/10

    摘要： 动态随机存取存储器具有逻辑相同的电路，来提供相同的逻辑控制信号。每一组控制信号可以具有不同的电参数。一个电路可以为高速运行而优化，同时另一个电路可以为低功耗而优化。逻辑相同的电路可以包括字线地址预解码电路，其中，在正常操作模式中启用高速预解码电路，并且启用较低速低功耗预解码电路以用于自刷新操作。在自刷新操作期间，高速电路可以从电源解耦合以最小化其电流泄漏。