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公开(公告)号：CN113451123A
公开(公告)日：2021-09-28
申请号：CN202010211167.8
申请日：2020-03-24
发明人： 郑二虎
IPC分类号： H01L21/311 , H01L21/265
摘要： 一种半导体结构及其形成方法，形成方法包括：提供基底，基底包括中心区域和环绕中心区域的晶边区域；在基底上形成目标图形层，位于中心区域的目标图形层为器件目标图形层，位于晶边区域的目标图形层为伪目标图形层；在伪目标图形层中掺杂离子，形成掺杂图形层，掺杂图形层的被刻蚀难度小于器件目标图形层的被刻蚀难度；去除掺杂图形层。本发明实施例在晶边区域中的所述伪目标图形层中掺杂离子，形成掺杂图形层，所述掺杂图形层的被刻蚀难度小于所述器件目标图形层的被刻蚀难度；从而去除所述掺杂图形层的过程中，器件目标图形层的损伤较小，有利于提高半导体结构电学性能的均一性。
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公开(公告)号：CN108573974B
公开(公告)日：2021-06-08
申请号：CN201710149910.X
申请日：2017-03-14
IPC分类号： H01L27/11524
摘要： 一种存储器及其形成方法，其中方法包括：提供半导体衬底；在所述半导体衬底上形成初始浮栅电极膜、位于初始浮栅电极膜上的第一掩膜材料层、位于第一掩膜材料层上的第二掩膜材料层、以及位于第二掩膜材料层上若干相互分立的第三掩膜层；以所述第三掩膜层为掩膜刻蚀第二掩膜材料层以形成分立的第二掩膜层，在刻蚀第二掩膜材料层的过程中，在第三掩膜层的顶部表面形成保护层；以所述保护层和第三掩膜层为掩膜刻蚀第一掩膜材料层，使第一掩膜材料层形成分立的第一掩膜层；形成所述第一掩膜层后，以所述第三掩膜层为掩膜刻蚀初始浮栅电极膜，使初始浮栅电极膜形成浮栅电极膜。所述方法提高了存储器的性能。
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公开(公告)号：CN112447519A
公开(公告)日：2021-03-05
申请号：CN201910833642.2
申请日：2019-09-04
IPC分类号： H01L21/336 , H01L21/308
摘要： 本发明提供一种半导体器件的形成方法，其形成方法包括：提供衬底，在所述衬底上形成分立排布的芯层；在所述衬底上、所述芯层的侧壁及顶部形成侧墙层；采用氧化刻蚀工艺处理所述侧墙层，至露出所述衬底及所述芯层顶部，所述氧化刻蚀工艺包括：采用氧化工艺，对所述侧墙层进行氧化处理；采用刻蚀工艺，对经过氧化处理后的所述侧墙层进行刻蚀处理。本发明提高了芯层侧壁上的侧墙层的质量，为形成质量好的鳍部做准备，从而使得形成的半导体器件的质量得到提高。
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公开(公告)号：CN112447510A
公开(公告)日：2021-03-05
申请号：CN201910816140.9
申请日：2019-08-30
IPC分类号： H01L21/3065
摘要： 一种半导体结构及其形成方法、晶体管，形成方法包括：提供基底，包括初始衬底、位于初始衬底上的顶掩膜材料层以及位于顶掩膜材料层上的掩膜侧墙；以掩膜侧墙为掩膜刻蚀顶掩膜材料层形成顶掩膜层；采用氢离子对顶掩膜层之间的区域进行第一吸附处理；在第一吸附处理后，以顶掩膜层为掩膜刻蚀初始衬底形成衬底和位于衬底上的目标图形。本发明实施例刻蚀顶掩膜材料层时通常采用碳氟气体和碳氢氟气体中的一种或两种，刻蚀过程中会产生含氟聚合物杂质，采用氢离子对顶掩膜层之间的区域进行第一吸附处理，使得聚合物杂质中的氟离子与氢离子结合形成易挥发的氟化氢等副产物，降低剩余的聚合物杂质对刻蚀工艺的影响，提高目标图形的形成质量。
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公开(公告)号：CN112447504A
公开(公告)日：2021-03-05
申请号：CN201910800118.5
申请日：2019-08-28
发明人： 郑二虎
IPC分类号： H01L21/033 , H01L21/311 , H01L21/8234 , H01L27/088
摘要： 一种半导体结构及其形成方法，所述形成方法包括：提供基底；在所述基底上形成分立的核心层，其中，待去除的所述核心层作为伪核心层；在所述核心层的侧壁上形成牺牲侧墙；在所述牺牲侧墙的侧壁上形成掩膜侧墙；去除所述牺牲侧墙；去除所述牺牲侧墙后，去除所述伪核心层；以所述掩膜侧墙和剩余的核心层为掩膜，图形化所述基底。本发明实施例有利于降低去除所述伪核心层的工艺难度、增大去除伪核心层的工艺窗口。
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公开(公告)号：CN112349588A
公开(公告)日：2021-02-09
申请号：CN201910727253.1
申请日：2019-08-07
发明人： 郑二虎
IPC分类号： H01L21/336 , H01L21/033
摘要： 一种半导体结构形成方法、晶体管，形成方法包括：提供基底，基底包括第一区域和第二区域，基底上形成有底部核心材料层和位于底部核心材料层上的一层或多层顶部核心材料层；对所述核心材料层进行自对准图形化处理，包括：刻蚀顶部核心材料层，形成多个分立的顶部核心层；在顶部核心层的侧壁上形成第一侧墙层；在第二区域中，且在第一侧墙层和顶部核心层露出的基底上形成遮挡层，遮挡层和第一侧墙层作为核心掩膜层；以核心掩膜层为掩膜刻蚀底部核心材料层，形成底部核心层；在底部核心层的侧壁上形成第二侧墙层；去除底部核心层；以第二侧墙层为掩膜刻蚀基底，形成剩余基底和位于剩余基底上的目标图形，目标图形在剩余基底上呈不等间距排列。
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公开(公告)号：CN108695234B
公开(公告)日：2021-01-01
申请号：CN201710233257.5
申请日：2017-04-11
发明人： 郑二虎
IPC分类号： H01L21/764
摘要： 本发明提供了一种空气隙的形成方法、NAND闪存及其形成方法，所述空气隙的形成方法在若干间隔的栅极结构之间填充牺牲层，然后在栅极结构与牺牲层的顶部形成薄膜层，通过去除所述牺牲层两侧的衬底上的所述薄膜层形成通道，然后通过所述通道去除所述牺牲层，以在每相邻两个所述栅极结构之间形成空气隙；该方法能够通过通道完全去除牺牲层，使相邻两个所述栅极结构之间的牺牲层全部转化为空气隙，由此形成的空气隙具有较好的轮廓，且在一定程度上提高了空气隙的体积，从而能够保证空气隙的隔离效果，提高NAND闪存中栅极结构的设计密度。
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公开(公告)号：CN107978554B
公开(公告)日：2020-10-16
申请号：CN201610919767.3
申请日：2016-10-21
IPC分类号： H01L21/768 , H01L27/11521
摘要： 本发明提供一种半导体器件及其制作方法、电子装置，该制作方法包括下述步骤：提供半导体衬底，在所述半导体衬底上形成栅极叠层和包围所述栅极叠层的层间介电层；在所述层间介电层上形成抗反射层和图形化的光刻胶层；沿第一方向对所述图形化的光刻胶层进行修饰处理；以所述图形化的光刻胶层为掩膜蚀刻所述抗反射层，以图形化所述抗反射层；沿第二方向对所述图形化的抗反射层进行关键尺寸调节蚀刻；以所述图形化的光刻胶层和抗反射层为掩膜蚀刻所述层间介电层，以在所述源极和漏极对应的位置上形成源极接触孔和漏极接触孔。该制作方法可以提高接触孔图形化良率和器件性能。该半导体器件和电子装置具有类似的优点。
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公开(公告)号：CN107978517B
公开(公告)日：2020-07-07
申请号：CN201610919656.2
申请日：2016-10-21
发明人： 郑二虎
IPC分类号： H01L21/033 , H01L21/266
摘要： 本发明提供一种半导体器件及其制作方法、电子装置，该制作方法包括：提供半导体衬底，在所述半导体衬底上形成含碳转移层以及位于所述含碳转移层之上的图形化的掩膜层；以所述图形化的掩膜层为掩膜分多步蚀刻所述含碳转移层，直到达到设定蚀刻深度为止，其中，在每步蚀刻中包括下述步骤：以所述图形化的掩膜层为掩膜蚀刻所述含碳转移层一定深度；去除所述含碳转移层侧壁上的应力层；在所述含碳转移层侧壁上形成第一侧壁保护层。该制作方法可以改善含碳转移层的颈缩剖面线扭曲问题，进而改善关键尺寸缩小能力和线宽粗糙度。该半导体器件和电子装置由于上述制作方法使关键尺寸缩小能力和性能提高。
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公开(公告)号：CN108573865B
公开(公告)日：2020-06-09
申请号：CN201710130943.X
申请日：2017-03-07
发明人： 郑二虎
IPC分类号： H01L21/302
摘要： 一种半导体器件及其形成方法，其中方法包括：提供待刻蚀材料层，所述待刻蚀材料层上具有若干相互分立的牺牲层，所述牺牲层的顶部表面具有刻蚀阻挡层，相邻牺牲层之间具有凹槽；在所述牺牲层和刻蚀阻挡层的侧壁形成侧墙；在所述刻蚀阻挡层和侧墙的顶部表面、以及凹槽中形成保护层；平坦化所述保护层、侧墙和刻蚀阻挡层直至暴露出牺牲层的顶部表面；平坦化所述保护层、侧墙和刻蚀阻挡层后，去除所述保护层和牺牲层；去除所述保护层和牺牲层后，以所述侧墙为掩膜刻蚀待刻蚀材料层。所述方法使得半导体器件中图案的性能得到提高。
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