公开(公告)号：CN115224024A

公开(公告)日：2022-10-21

申请号：CN202211124223.X

申请日：2022-09-15

Applicant: 北京芯可鉴科技有限公司 ,  北京智芯微电子科技有限公司

Inventor： 赵东艳 ,  肖超 ,  陈燕宁 ,  邵瑾 ,  董广智 ,  付振 ,  刘芳 ,  张泉 ,  尹强 ,  田俊

IPC: H01L27/06 ,  H01L27/02 ,  H01L29/06 ,  H01L29/78 ,  H01L29/739 ,  H01L21/336 ,  H01L21/331 ,  H01L23/64

Abstract: 本申请涉及半导体领域，提供一种集成栅漏电容的超结器件及制造方法。所述超结器件包括：有源区和终端区，所述有源区包括源极、栅极和体区，所述终端区包括截止环区，所述终端区集成有平板电容结构；所述平板电容结构与所述栅极以及所述截止环区相连，所述平板电容结构作为超结器件的栅漏电容。本申请在终端区集成与栅极和截止环区相连的平板电容结构，该平板电容结构作为栅漏电容，可以减小超结器件电容的非线性特性，从而增加栅极驱动对超结器件栅极的可控性，减缓超结器件的电压、电流振铃，防止电压击穿损坏器件，改善了器件的EMI品质。

公开(公告)号：CN114937695B

公开(公告)日：2022-10-21

申请号：CN202210875537.7

申请日：2022-07-25

Applicant: 北京芯可鉴科技有限公司 ,  北京智芯微电子科技有限公司

Inventor： 陈燕宁 ,  赵东艳 ,  王于波 ,  董广智 ,  付振 ,  刘芳 ,  余山 ,  郁文 ,  邓永峰 ,  王凯

IPC: H01L29/423 ,  H01L29/08 ,  H01L29/10 ,  H01L29/78 ,  H01L27/088 ,  H01L21/28 ,  H01L21/336 ,  H01L21/8234

Abstract: 本发明提供一种双沟道LDMOS器件及其制备方法以及芯片，属于半导体集成电路技术领域。该LDMOS器件包括半导体衬底以及设置在半导体衬底上的漂移区、体区、源极区、漏极区和栅极结构；栅极结构设置在半导体衬底上方，且栅极结构的下表面一端与第一体区相接，另一端与第一漂移区相接；栅极结构的上表面一端与第二体区相接，另一端与第二漂移区相接；第二体区位于第一体区上方；第二漂移区位于第一漂移区上方；第一漏极区形成在第一漂移区内，第二漏极区形成在第二漂移区内；第一源极区形成在第一体区内，第二源极区形成在第二体区内；第一漏极区与第二漏极区通过第一金属连接结构连通，第一源极区与第二源极区通过第二金属连接结构连通。

公开(公告)号：CN115084245A

公开(公告)日：2022-09-20

申请号：CN202210875450.X

申请日：2022-07-25

Applicant: 北京芯可鉴科技有限公司 ,  北京智芯微电子科技有限公司

Inventor： 赵东艳 ,  王于波 ,  郁文 ,  陈燕宁 ,  刘芳 ,  付振 ,  余山 ,  邓永峰 ,  吴波 ,  王帅鹏

IPC: H01L29/423 ,  H01L29/78 ,  H01L21/336 ,  H01L21/28

Abstract: 本发明提供一种LDMOS器件及其制备方法以及芯片，属于半导体集成电路技术领域。包括：半导体衬底、栅极结构、源极区、漏极区、体区以及漂移区，栅极结构包括电极层和栅介质层，栅介质层由若干层二氧化硅层和若干层高K介质层构成；体区和漂移区上方相邻设置有一层二氧化硅层和与该二氧化硅层相邻的一层高K介质层；漂移区上方的高K介质层上还设置有交替堆叠的多层二氧化硅层和多层高K介质层。体区上方的栅介质层采用双层结构，不影响体区形成导电沟道，漂移区上方的栅介质层采用堆叠结构，有效提升器件耐压能力。高K介质层之间插入的二氧化硅层能够阻断高K介质偶极子传导对沟道的影响，降低载流子声子散射现象对器件速度的影响。

公开(公告)号：CN114823482B

公开(公告)日：2022-09-02

申请号：CN202210698562.2

申请日：2022-06-20

Applicant: 北京芯可鉴科技有限公司 ,  北京智芯微电子科技有限公司

Inventor： 赵东艳 ,  王于波 ,  吴波 ,  陈燕宁 ,  刘芳 ,  邓永锋 ,  王凯 ,  余山 ,  付振 ,  郁文 ,  刘倩倩 ,  王帅鹏

IPC: H01L21/762 ,  H01L21/336 ,  H01L29/78

Abstract: 本公开涉及半导体制造技术领域，具体涉及一种横向扩散金属氧化物半导体的制备方法和器件，该方法包括：提供一衬底，在衬底上形成第一衬垫层和第二衬垫层；以图形化的光罩的正光刻胶作为掩膜，刻蚀第一衬垫层和第二衬垫层以形成场氧的开口；对衬底进行热氧化处理，以在开口内形成场氧；去除第二衬垫层；使用相同图形化的光罩的负光刻胶作为掩膜，刻蚀去除第一衬垫层；对衬底再次进行热氧化处理，形成牺牲氧化层；使用相同图形化的光罩的负光刻胶作为掩膜，刻蚀去除牺牲氧化层。本公开解决了现有LDMOS制造工艺中，在相关步骤会消耗场氧而造成场氧上表面的厚度减少进而导致击穿电压降低的技术问题，提高了LDMOS器件的击穿电压。

公开(公告)号：CN114744027B

公开(公告)日：2022-08-30

申请号：CN202210652972.3

申请日：2022-06-10

Applicant: 北京芯可鉴科技有限公司 ,  北京智芯微电子科技有限公司

Inventor： 余山 ,  赵东艳 ,  王于波 ,  陈燕宁 ,  付振 ,  刘芳 ,  王凯 ,  吴波 ,  邓永峰 ,  刘倩倩 ,  郁文

IPC: H01L29/16 ,  H01L29/40 ,  H01L21/336 ,  H01L29/78 ,  H01L21/8234 ,  H01L27/088

Abstract: 本发明涉及半导体领域，提供一种碳化硅LDMOSFET器件制造方法及碳化硅LDMOSFET器件。所述方法包括：在P型碳化硅衬底上形成碳化硅外延层，在碳化硅外延层上粘接P型硅层；对P型硅层进行刻蚀处理，形成两个延伸至碳化硅外延层的沟槽；分别沿两个沟槽的底部对碳化硅外延层进行离子掺杂形成沟道区；离子掺杂形成N型漂移区，填充沟槽形成P型体区；对填充沟槽进行刻蚀，形成场板隔离介质层；在刻蚀后的填充沟槽内填充多晶硅形成多晶硅栅极；在P型体区和N型漂移区形成源漏区。本发明采用碳化硅衬底，利用碳化硅的高击穿特性，提高器件的击穿电压；通过沟道区将两个多晶硅栅极串联形成组合栅结构，降低器件的导通电阻。

公开(公告)号：CN114823531A

公开(公告)日：2022-07-29

申请号：CN202210722208.9

申请日：2022-06-24

Applicant: 北京芯可鉴科技有限公司 ,  北京智芯微电子科技有限公司

Inventor： 赵东艳 ,  王于波 ,  陈燕宁 ,  田俊 ,  付振 ,  张泉 ,  肖超 ,  尹强

IPC: H01L21/8234 ,  H01L27/088 ,  H01L29/06

Abstract: 本发明提供一种超级结器件的制造方法、超级结器件、芯片和电路，属于半导体技术领域，制造方法包括：提供具有外延层的衬底，所述衬底和所述外延层具有第一导电类型，且所述衬底为重掺杂；在所述外延层的上表面定义刻蚀区域；根据所述刻蚀区域，利用刻蚀工艺在所述外延层内形成沟槽；通过外延填充在所述沟槽内形成具有第二导电类型的填充区，所述填充区与相邻的外延层区域构成超级结，其中，所述填充区的杂质浓度按照由下至上的方向依次递减；形成栅极和体区，所述体区位于所述填充区的顶部，所述栅极位于所述外延层的上表面并覆盖部分体区。通过本发明提供的方法，能够保证超级结实现电荷平衡，提高击穿电压。

公开(公告)号：CN114583049B

公开(公告)日：2022-07-29

申请号：CN202210479541.1

申请日：2022-05-05

Applicant: 北京芯可鉴科技有限公司 ,  北京智芯微电子科技有限公司 ,  国家电网有限公司 ,  国网重庆市电力公司电力科学研究院

Inventor： 赵东艳 ,  王于波 ,  王凯 ,  陈燕宁 ,  付振 ,  刘芳 ,  余山 ,  邓永峰 ,  吴波 ,  郁文 ,  刘倩倩

IPC: H01L49/02

Abstract: 本发明涉及半导体领域，提供一种MIM电容器的制作方法及MIM电容器。所述MIM电容器的制作方法包括：在基板上形成下极板；在下极板上沉积温度系数低的导热电阻材料，形成第一薄膜电阻层；在第一薄膜电阻层上形成介质层；在介质层上沉积温度系数低的导热电阻材料，形成第二薄膜电阻层，使第一薄膜电阻层和第二薄膜电阻层全包覆介质层；在第二薄膜电阻层上形成上极板。本发明通过两层温度系数低的薄膜电阻层将MIM电容器的介质层全包覆住，可以降低MIM电容器整体的温度系数，提高MIM电容器的温度线性度性能。

公开(公告)号：CN114689955A

公开(公告)日：2022-07-01

申请号：CN202011566708.5

申请日：2020-12-25

Applicant: 北京智芯微电子科技有限公司 ,  西安电子科技大学 ,  北京芯可鉴科技有限公司

Inventor： 陈燕宁 ,  刘红侠 ,  郭丹 ,  谢海武 ,  赵东艳 ,  周芝梅 ,  付振 ,  杜剑 ,  刘芳

IPC: G01R31/00 ,  G01R31/28

Abstract: 本发明公开了一种用于测试MCU静电放电防护性能的电路及方法，该电路通过在MCU的外围电路中加入ESD干扰信号源，并接入待测试的MCU；然后利用直流电压信号驱动待测试MCU产生无ESD干扰信号的输出波形；获取ESD干扰信号源的参数，并得到ESD干扰信号；将直流电压信号和ESD干扰信号进行共同作用于待测试的MCU，得到有ESD干扰信号的输出波形；将无ESD干扰信号的输出波形和有ESD干扰信号的输出波形进行对比分析，以完成待测试MCU的静电放电防护性能测试评估。本发明提供的测试MCU静电放电防护性能的电路，克服了现有技术中在MCU启动后外围电路无法测试MCU在启动后的ESD干扰的问题，可用于对具有稳定静电放电防护性能的MCU的测试筛选，从而提高集成电路的稳定性。

公开(公告)号：CN114373800B

公开(公告)日：2022-06-21

申请号：CN202210276656.0

申请日：2022-03-21

Applicant: 北京芯可鉴科技有限公司 ,  北京智芯微电子科技有限公司

Inventor： 余山 ,  赵东艳 ,  王于波 ,  陈燕宁 ,  付振 ,  刘芳 ,  王凯 ,  吴波 ,  邓永峰 ,  刘倩倩 ,  郁文

IPC: H01L29/06 ,  H01L29/40 ,  H01L29/78 ,  H01L21/336

Abstract: 本发明提供一种横向双扩散场效应晶体管、制作方法、芯片及电路。晶体管包括：衬底，衬底由上至下依次包括第一衬底层、第一氧化层、重掺杂层、第二氧化层和第二衬底层，第一衬底层和第一氧化层凸出于重掺杂层的表面，第一衬底层和第二衬底层具有第一导电类型，重掺杂层具有第二导电类型；第一衬底层内形成有阱区、体区、漂移区、源极、漏极和栅极；氧化隔离层，形成于第一衬底层和第一氧化层的两侧，且氧化隔离层的底部与重掺杂层接触；氧化隔离层外侧形成有重掺杂多晶硅区，重掺杂多晶硅区的底部与重掺杂层接触，重掺杂多晶硅区具有第二导电类型；重掺杂多晶硅区内形成有接电极。通过本发明提供的晶体管能够降低表面电场，提高击穿电压。

公开(公告)号：CN114361244B

公开(公告)日：2022-05-27

申请号：CN202210270476.1

申请日：2022-03-18

Applicant: 北京芯可鉴科技有限公司 ,  北京智芯微电子科技有限公司

Inventor： 余山 ,  赵东艳 ,  王于波 ,  陈燕宁 ,  付振 ,  刘芳 ,  王凯 ,  吴波 ,  邓永峰 ,  刘倩倩 ,  郁文

IPC: H01L29/08 ,  H01L29/78 ,  H01L21/336

Abstract: 本发明提供一种LDMOSFET器件、制作方法及芯片，属于芯片领域。所述LDMOSFET器件包括：半导体衬底、栅极、源极区、漏极区、体区以及漂移区，所述体区以及漂移区形成在所述半导体衬底内，所述栅极形成在半导体衬底的上方，且一端与所述体区相连，另一端位于所述漂移区上方，所述源极区形成在所述体区内且位于栅极的一侧；所述漏极区形成在所述栅极的另一侧，所述漏极区形成在所述半导体衬底上方与所述漂移区相接。该LDMOSFET器件将漏极区设置在半导体衬底的上方，不占漂移区的部分区域，不影响漂移区击穿电压的提升效果，不增加导通电阻。