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公开(公告)号：CN113540205A
公开(公告)日：2021-10-22
申请号：CN202010286671.4
申请日：2020-04-13
申请人： 上海新微技术研发中心有限公司 , 上海功成半导体科技有限公司
摘要： 本发明提供一种半导体器件结构，半导体器件结构包括：第一导电类型的半导体衬底；第一导电类型的外延结构，外延结构包括至少两层外延单元层，且至少两层具有不同的掺杂浓度；沟槽结构以及形成于沟槽结构中的第二导电类型的柱结构。本发明在制备外延结构的过程中，制备出包括少两层外延单元层的外延结构，且外延单元层中的至少两层具有不同的掺杂浓度，可以基于上述材料层的设置改变形成在外延结构中的沟槽结构的侧壁的形貌，从而可以使得在沟槽结构中形成的柱结构的形貌依据实际需求进行改进，可以改变沟槽结构侧壁与底部之间的倾斜情况，即改变柱结构侧壁与底部之间的倾斜情况，进而可以改善由其引起的电容急剧变化的问题。
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公开(公告)号：CN113540204A
公开(公告)日：2021-10-22
申请号：CN202010285805.0
申请日：2020-04-13
申请人： 上海新微技术研发中心有限公司 , 上海功成半导体科技有限公司
IPC分类号： H01L29/06 , H01L29/78 , H01L21/336
摘要： 本发明提供一种半导体器件结构的制备方法，制备方法包括：提供第一导电类型的半导体衬底；形成第一导电类型的外延结构，包括至少两层外延单元层，且至少两层具有不同的掺杂浓度；形成沟槽结构；形成第二导电类型的柱结构。本发明在制备外延结构的过程中，制备出包括少两层外延单元层的外延结构，且外延单元层中的至少两层具有不同的掺杂浓度，可以基于上述材料层的设置改变形成在外延结构中的沟槽结构的侧壁的形貌，从而可以使得在沟槽结构中形成的柱结构的形貌依据实际需求进行改进，可以改变沟槽结构侧壁与底部之间的倾斜情况，即改变柱结构侧壁与底部之间的倾斜情况，进而可以改善由其引起的电容急剧变化的问题。
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公开(公告)号：CN113013123A
公开(公告)日：2021-06-22
申请号：CN201911330187.0
申请日：2019-12-20
申请人： 上海新微技术研发中心有限公司 , 上海功成半导体科技有限公司
IPC分类号： H01L23/488
摘要： 本发明提供一种功率器件的金属焊盘结构，金属焊盘结构包括：位于功率器件表面的铝焊盘；以及覆盖于铝焊盘表面的金属叠层，金属叠层包括依次层叠的钛层、镍层及银层。本发明在铝焊盘上沉积金属叠层，所述金属叠层包括依次层叠的钛层、镍层及银层，可以大大增加金属焊盘的厚度，从而使得在封装打线可以大大加粗，保证封装打线的强度。本发明可保证金属焊盘的导电性以及耐腐蚀，并提高铝焊盘与银层之间的应力的匹配性，提高金属焊盘的稳定性。
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公开(公告)号：CN110246888A
公开(公告)日：2019-09-17
申请号：CN201910362625.5
申请日：2019-04-30
申请人： 上海功成半导体科技有限公司
IPC分类号： H01L29/06 , H01L29/78 , H01L21/336
摘要： 本发明提供了一种超结器件结构及其制备方法，所述超结器件结构包括：第一导电类型的半导体衬底；第一导电类型的渐变外延层，形成于所述半导体衬底上；所述渐变外延层由具有两种以上组分构成的固溶体组成，且与所述半导体衬底具有不同的晶格常数；所述固溶体的组分比沿所述渐变外延层的厚度方向变化；第二导电类型的柱结构，形成于所述渐变外延层内，沿所述外延层的厚度方向延伸。本发明通过生长固溶体组分随厚度方向变化且与半导体衬底具有不同晶格常数的渐变外延层，使晶格缺陷在外延层厚度方向均匀可控，通过优化器件的反向恢复特性，实现在器件关断阶段载流子迅速减少的目的；本发明的工艺简单且成本较低，适于大规模生产。
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公开(公告)号：CN110212030A
公开(公告)日：2019-09-06
申请号：CN201910362622.1
申请日：2019-04-30
申请人： 上海功成半导体科技有限公司
IPC分类号： H01L29/78 , H01L29/06 , H01L21/336
摘要： 本发明提供了一种超结器件结构及其制备方法，所述超结器件结构包括：第一导电类型的半导体衬底；第一导电类型的外延层，位于所述半导体衬底的上表面，所述外延层与所述半导体衬底具有不同的晶格常数；第二导电类型的柱结构，位于所述外延层内，且沿所述外延层的厚度方向延伸。本发明通过生长与半导体衬底具有不同晶格常数的外延层，引入均匀可控的缺陷，增加载流子复合几率，降低载流子寿命，以优化超结功率器件的反向恢复特性，实现在器件关断阶段载流子迅速减少的目的；本发明提供的制备方法制备过程简单，成本较低，适于大规模制造。
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公开(公告)号：CN110212026A
公开(公告)日：2019-09-06
申请号：CN201910371948.0
申请日：2019-05-06
申请人： 上海功成半导体科技有限公司
IPC分类号： H01L29/423 , H01L29/06 , H01L29/78 , H01L21/28 , H01L21/336
摘要： 本发明提供一种超结MOS器件结构及其制备方法。超结MOS器件结构包括第一导电类型衬底；第一导电类型外延层；多个第二导电类型柱；多个第二导电类型阱区；第一导电类型源区；第二导电类型阱引出区；栅极；栅极间隔层，位于栅极内，包括间隔绝缘层及间隔金属层，间隔绝缘层位于第一导电类型柱的上表面，间隔金属层位于间隔绝缘层的上表面；源极金属层，位于第二导电类型阱引出区的表面及第一导电类型源区的表面；漏极金属层，位于第一导电类型衬底远离第一导电类型外延层的表面。本发明能有效降低超结MOS器件体内的反向恢复电荷、缩短超结器件的反向恢复时间，由此能够降低器件损耗，减小开关过程中的噪声干扰，进一步提升超结器件性能。
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公开(公告)号：CN114613835B
公开(公告)日：2024-10-18
申请号：CN202011445148.8
申请日：2020-12-08
申请人： 上海功成半导体科技有限公司
IPC分类号： H01L29/06 , H01L29/78 , H01L21/336
摘要： 本发明提供一种超结器件及制作方法，方法包括：1)提供第一衬底，所述第一衬底包括第一主面及第二主面，基于光掩模，通过光刻‑刻蚀工艺在第一衬底的第一主面刻蚀出沟槽，沟槽呈倒梯形；2)将第一衬底与第二衬底键合；3)减薄第一衬底，并保留一支撑层；4)氧化支撑层，腐蚀去除氧化层，以显露沟槽；5)基于与所述光掩模图形相同的硬掩膜版，对沟槽的底部进行刻蚀，以增大沟槽的底部宽度，使沟槽的形貌概呈矩形。本发明通过自宽度较小的沟槽底部进行刻蚀，以增大该沟槽底部的尺寸，从而使得该沟槽呈矩形，从而缩小超结结构中的P型柱和N型柱的电荷差距，使超结器件达到电荷平衡，从而提高超结器件的耐压性能及降低超结器件的导通电阻。
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公开(公告)号：CN117199120B
公开(公告)日：2024-01-23
申请号：CN202311466901.5
申请日：2023-11-07
申请人： 上海功成半导体科技有限公司
IPC分类号： H01L29/739 , H01L27/02 , H01L21/331
摘要： 本发明涉及半导体技术领域。本发明涉及一种IGBT器件结构及其制备方法。IGBT器件结构包括：IGBT器件和PNP三极管；PNP三极管的集电极与IGBT发射极电连接，PNP三极管的基极与IGBT栅极电连接。本发明的IGBT器件结构中，通过在IGBT器件的IGBT发射极和IGBT栅极之间增设PNP三极管，当IGBT器件结构短路发生时，PNP三极管会处于放大状态，将IGBT器件的IGBT栅极和IGBT发射极短接，关断IGBT器件，降低电流，不需要降低IGBT器件的电流密度即可保证IGBT器件的短路能力，会降低IGBT器件的导通损耗，提高IGBT器件的工作效率。
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公开(公告)号：CN115938945B
公开(公告)日：2024-01-23
申请号：CN202211505618.4
申请日：2022-11-29
申请人： 上海功成半导体科技有限公司
IPC分类号： H01L21/336 , H01L29/78 , H01L29/423
摘要： 本发明涉及一种屏蔽栅功率器件及其制备方法。屏蔽栅功率器件的制备方法包括：提供半导体层；于半导体层内形成沟槽；于沟槽内形成屏蔽栅介质层；刻蚀屏蔽栅介质层，以于屏蔽栅介质层内形成屏蔽栅沟槽；于屏蔽栅沟槽内形成屏蔽栅极，屏蔽栅极的上表面不低于屏蔽栅介质层的上表面；至少于屏蔽栅极裸露的表面和沟槽裸露的侧壁形成栅极介质层；于沟槽内形成栅极，栅极位于屏蔽栅极上。本发明可以通过刻蚀工艺控制沟槽底部的屏蔽栅介质层的厚度，可以使得沟槽底部的屏蔽栅介质层的厚度比沟槽侧壁的屏蔽栅介质层的厚度要厚，并且可以消除屏蔽栅极底部的尖端，从而可以降低电场强度，提高耐压，确保器件不会轻易在沟槽的底部被击穿。
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