公开(公告)号：CN110391133B

公开(公告)日：2021-07-20

申请号：CN201810342025.8

申请日：2018-04-17

申请人： 联华电子股份有限公司 ,  福建省晋华集成电路有限公司

发明人： 庄于臻 ,  李甫哲 ,  郭明峰 ,  王程钰 ,  朱贤士 ,  陈立强

IPC分类号： H01L21/027 ,  H01L21/033 ,  G03F7/20

摘要： 本发明公开一种图案化方法，其包括下列步骤，在基底上形成硬掩模层。在硬掩模层上形成多个芯线。在芯线上形成多个掩模图案。各掩模图案形成于多个芯线中的一个上。在硬掩模层上形成多个间隙壁，且各间隙壁形成于多个芯线中的一个的侧壁上以及形成于多个掩模图案中的一个的侧壁上。形成覆盖层覆盖硬掩模层、间隙壁以及掩模图案。进行平坦化制作工艺，用以移除掩模图案上以及间隙壁上的覆盖层并移除掩模图案。覆盖层的一部分于平坦化制作工艺之后保留于多个间隙壁之间。在平坦化制作工艺之后，移除芯线以及覆盖层。

公开(公告)号：CN109698274B

公开(公告)日：2021-05-25

申请号：CN201710991684.X

申请日：2017-10-23

申请人： 联华电子股份有限公司 ,  福建省晋华集成电路有限公司

发明人： 张峰溢 ,  李甫哲

IPC分类号： H01L49/02 ,  H01L27/108

摘要： 本发明公开一种电容的制作方法，其步骤包含在一牺牲层中形成电容凹槽，其中该电容凹槽具有波浪状的侧壁轮廓、在该电容凹槽的侧壁上形成一下电极层、在该电容凹槽中填满一支撑层、移除该牺牲层而形成多个由该下电极层以及该支撑层所构成的电容柱、在该些电容柱上形成一电容介电层、以及在该电容介质层上形成一上电极层。

公开(公告)号：CN109920730B

公开(公告)日：2021-04-20

申请号：CN201711326148.4

申请日：2017-12-13

申请人： 联华电子股份有限公司 ,  福建省晋华集成电路有限公司

发明人： 张峰溢 ,  李甫哲 ,  林盈志 ,  林刚毅

IPC分类号： H01L21/033

摘要： 本发明公开一种图案化方法。首先提供一基底，包含阵列区和周边区。在基底上形成一材料层，完全覆盖阵列区和周边区。形成第一图案化掩模层，并以第一图案化掩模层进行第一自对准双重图案化制作工艺，将覆盖阵列区和周边区的材料层分别图案化成第一阵列图案和第一周边图案。形成第二图案化掩模层并以第二图案化掩模层进行第二自对准双重图案化制作工艺，将第一阵列图案图案化成第二阵列图案。形成第三图案化掩模层并以第三图案化掩模层为蚀刻掩模蚀刻移除部分第一周边图案，将第一周边图案图案化成第二周边图案。后续，以第二阵列图案和第二周边图案为蚀刻掩模蚀刻其下方的图案转移层，将第二阵列图案和第二周边图案的图案同时转移至图案转移层中。

公开(公告)号：CN109216357B

公开(公告)日：2021-04-20

申请号：CN201710521095.5

申请日：2017-06-30

申请人： 联华电子股份有限公司 ,  福建省晋华集成电路有限公司

发明人： 张峰溢 ,  李甫哲

IPC分类号： H01L27/108

摘要： 本发明公开一种半导体结构及其制作方法，该半导体结构包含有半导体基底，具有沟槽绝缘区域、一导电栅极，埋设于该沟槽绝缘区域内、一气隙，介于该导电栅极及该半导体基底之间，以及一介电盖层，设于第二栅极上，密封住该气隙。

公开(公告)号：CN110021518B

公开(公告)日：2020-12-22

申请号：CN201810018346.2

申请日：2018-01-09

申请人： 联华电子股份有限公司 ,  福建省晋华集成电路有限公司

发明人： 张峰溢 ,  李甫哲 ,  林盈志 ,  林刚毅

IPC分类号： H01L21/027 ,  H01L21/033 ,  H01L21/311

摘要： 本发明公开一种自对准双重图案方法，其包含在掩模层上形成往第一方向延伸且彼此等距间隔的线结构、在该些线结构上形成有机介电层、进行一回蚀刻制作工艺，使得该些线结构的顶面与该有机介电层齐平、在该些线结构以及该有机介电层上形成依材质与该些线结构相同的层结构、在该层结构上形成往第二方向延伸且彼此等距间隔的第一间隔壁、以及以第一间隔壁为掩模进行蚀刻制作工艺来图形化该些线结构与该有机介电层。

公开(公告)号：CN108630657B

公开(公告)日：2020-12-15

申请号：CN201710180554.8

申请日：2017-03-24

申请人： 联华电子股份有限公司 ,  福建省晋华集成电路有限公司

发明人： 张峰溢 ,  李甫哲 ,  郭明峰

IPC分类号： H01L23/525 ,  H01L23/62

摘要： 本发明公开一种半导体结构及其制作方法，该半导体结构的制作方法包含提供一基底，在基底上形成焊垫金属以及熔丝金属，然后形成衬层以及蚀刻停止层至少覆盖熔丝金属的顶面，在基底上形成介电层与钝化层，再于钝化层中定义出焊垫开口和熔丝开口，进行第一蚀刻步骤自焊垫开口以及熔丝开口移除暴露的介电层直到焊垫金属的顶面以及蚀刻停止层的表面分别自焊垫开口以及熔丝开口暴露出来，再进行第二蚀刻步骤，自熔丝开口移除暴露的蚀刻停止层直到暴露出衬层的一表面。

公开(公告)号：CN110544697B

公开(公告)日：2020-12-01

申请号：CN201810520810.8

申请日：2018-05-28

申请人： 联华电子股份有限公司 ,  福建省晋华集成电路有限公司

发明人： 张峰溢 ,  李甫哲

IPC分类号： H01L27/11568

摘要： 本发明公开一种半导体存储装置及其形成方法，该半导体存储装置包含基底、堆叠结构、多个开口、多个扩口部与电极层。堆叠结构则是设置在基底上并包含交替堆叠的氧化物层与氮化物层。各开口是设置在堆叠结构内，而各扩口部是设置在各开口下方并连通各开口。电极层设置在各开口与各扩口部的表面上。

公开(公告)号：CN109494149B

公开(公告)日：2020-10-23

申请号：CN201710821352.7

申请日：2017-09-13

申请人： 联华电子股份有限公司 ,  福建省晋华集成电路有限公司

发明人： 张峰溢 ,  李甫哲

IPC分类号： H01L21/033

摘要： 本发明公开一种半导体结构的制作方法，包含：首先，提供一多层结构位于一基底上，该多层结构至少包含有一第一介电层，一第二介电层位于该第一介电层上，以及一非晶硅层位于该第二介电层上，接着进行一第一蚀刻步骤，移除部分该非晶硅层与部分该第二介电层，以形成一第一凹槽位于该非晶硅层与该第二介电层中，该第一凹槽曝露出部分该第一介电层，然后形成一掩模层于该第一凹槽中，其中该掩模层完全覆盖该第一介电层，接下来进行一第二蚀刻步骤，移除部分该掩模层，并再次曝露出该第一介电层表面，以及进行一第三蚀刻步骤，以剩余的该掩模层为一掩模，移除部分该第一介电层，以于该第一介电层中形成一第二凹槽。

公开(公告)号：CN107968073B

公开(公告)日：2020-10-09

申请号：CN201610912976.5

申请日：2016-10-20

申请人： 联华电子股份有限公司 ,  福建省晋华集成电路有限公司

发明人： 陈立强 ,  李甫哲 ,  郭明峰 ,  陈界得 ,  朱贤士

IPC分类号： H01L21/8242 ,  H01L27/108

摘要： 本发明公开一种埋入式字符线的制作方法，首先，提供一基底，基底中包含有多个浅沟隔离，接着形成多个第一图案化材料层，位于该基底上方，其中任两相邻的第一图案化材料层之间包含有一第一凹槽，然后形成至少一第二图案化材料层，位于该第一凹槽内，以及通过各该第一图案化材料层以及该第二图案化材料层为一掩模层，进行一第一蚀刻步骤，至少于该浅沟隔离以及该基底中形成多个第二凹槽。

公开(公告)号：CN110707084A

公开(公告)日：2020-01-17

申请号：CN201811041793.6

申请日：2018-09-07

申请人： 联华电子股份有限公司 ,  福建省晋华集成电路有限公司

发明人： 黄楷珞 ,  李甫哲 ,  张峰溢 ,  陈界得 ,  蔡孟珈

IPC分类号： H01L27/108 ,  H01L21/8242

摘要： 本发明公开一种电容结构及其制作方法，该电容结构包含一基底，其上具有一存储节点接触；一筒状下电极，设于所述存储节点接触上；一支撑结构，水平的支撑所述筒状下电极的一侧壁，其中所述支撑结构具有一上表面，高于所述筒状下电极的上表面，其中所述支撑结构的上表面具有一V型剖面轮廓；一电容介电层，顺形的覆盖所述筒状下电极与所述支撑结构；以及一上电极，覆盖在所述电容介电层上。